curs3vhdl

LIMBAJUL VHDL - 3

PROCESE Definiii unitatea de baz pentru descrierea de tip

comportamental (funcional) procesul = o serie de operaii secveniale

care n timpul simulrii constituie o singuraciune

procesul = obiectul fundamental manipulatde simulator orice descriere VHDL = unset de procese caracterizate de: semnalele la care sunt sensibile (active)operaiile secveniale executate de fiecare

PROCESE

Sintaxa{etichet:} {postponed} process {list_de_sensibilitate}

...

... Zona de declaraii locale procesului

...begin

...

... Instruciuni secveniale

...end {postponed} process {etichet};

PROCESE

Sintaxa n partea declarativ:este interzis declararea semnalelor se pot declara variabile se pot declara subprograme interne

PROCESE

Execuia un proces exist nedefinit - este global durata de via a unui proces este cea a

simulrii timpul de execuie al unui proces este zero procesele se execut n paralel, n mod

concurent

PROCESE

Execuia un sistem real i execut secvena de

activiti specifice, pentru care a fost construit,n bucl infinit

orice instruciune concurent poate fitranscris n termenii unui proces (procesulechivalent)

un proces nu se termin niciodat - elexecut n bucl lista de instruciunisecveniale - este ciclic

PROCESE

Suspendarea i reactivarea funcionarea dispozitivelor electronice:opereaz n bucl infinitexecut operaiile specifice i suspend funcionareaateapt ndeplinirea unor condiii de reactivare reiau operaiile

un proces se execut pn se ntlnete oinstruciune wait

PROCESE

Instruciunea wait scop: emularea funcionrii reale suspend procesul cnd operaiile

secveniale prevzute au fost efectuate reactiveaz procesul cnd sunt ndeplinite

condiiile specificate mai multe tipuri deinstruciuni wait, pentru a asigura varietateade condiii reale

PROCESE

Instruciunea wait 3 tipuri de instruciuniwait for expresie de tip Time - se ateapt

trecerea unui interval de timpwait until condiie de tip Boolean - se ateapt

pn condiia devine True n urma unei modificriwait on list de sensibilitate - se ateapt pn

un semnal din list i modific valoarea

PROCESE

Instruciunea wait localizareawait poate aprea oriunde n proces ntr-un proces pot exista mai multe instruciuni

wait lista de sensibilitate poate aprea dup processi e echivalent cu wait on list de sensibilitateaflat la sfritul procesului

PROCESE

Instruciunea wait restricii semnalele din lista de sensibilitate - s fie staticewait on nu poate fi utilizat n proces cnd exist

list de sensibilitatewait nu poate fi utilizat n procedurile apelate de

proces

PROCESE

Procese pasive procesele sunt pasive dac nici un semnal nu

apare n membrul stng al unei instruciuni deasignare

execuia proceselor pasive nu antreneazexecuia altor procese

n entiti pot fi folosite instruciuni concurentecare au procese echivalente pasive

exemplu: instruciunea concurent assert areproces pasiv echivalent

PROCESE

Procese amnate procesele amnate se activeaz n momentul

ultimei ntrzieri delta a unui ciclu desimulare

se folosete postponed instruciunile concurente care se pot

transforma n procese amnate: instruciunea concurent assertapelul concurent de procedurasignarea concurent de semnal

PROCESE

Procese amnate restriciinu pot conine asignri de semnale cu ntrziere

nulnu se poate folosi valoarea atributelor predefinite

asupra semnalelor

PROCESE Semnale n procese restricii de utilizare a semnalelor n

procese: n procese nu se pot declara semnaleorice asignare a unei valori unui semnal are efect

doar cnd procesul se suspend - pn atunci sepstreaz valorile anterioareultima asignare a unei valori unui semnal este

luat n considerare la suspendarea procesului dac semnalul este pe lista de sensibilitate a

procesului, modificarea lui reactiveazprocesul

PROCESE

Variabile n procese variabila permite stocarea temporar a

datelor se poate defini n cadrul procesului - cuvnt

cheie variable utilizare la descriere de algoritmi n procese

PROCESE

Variabile n procese asignarea de valori: cu simbolul := instantaneede cte ori este necesar

poate avea orice tip sau subtip posibil,constrns sau neconstrns

valoarea iniial - expresie static, de acelaitip cu tipul variabilei

INSTRUCIUNI SECVENIALE

Instruciunea assert supravegheaz o condiie i dac este fals

emite un mesaj sintaxa:assert condiie{report mesaj}{severity

nivel_de_severitate_al_erorii};mesajul implicit: Assertion Violation nivelul de severitate al erorii este de tipul

Severity_Level (Note, Warning, Error,Failure), cu Error valoare implicit


Instruciunea report permite afiarea unui mesaj sintaxa:{etichet:} report mesaj report

{nivel_de_severitate_al_mesajului};


Instruciunea de asignare a variabilelor valoarea este preluat imediat asignarea se poate face la declarareInstruciunea de apel de procedur apelarea trebuie s indice numele i n

parantez lista parametrilor de apel


Structura condiional este structurat permite executarea condiionat a unor

secvene de instruciuni cnd condiia boolean este True se execut

ramura if, pentru False se execut ramuraelse

ramura elsif permite nlnuirea condiiilor


Structura condiional sintaxa:

if A>B then-- Secvena_de_instruciuni_1

elsif A=B then-- Secvena_de_instruciuni_2

else-- Secvena_de_instruciuni_3

end if;


Instruciunea case permite selectarea, n funcie de valoarea

unei expresii, a unei secvene de instruciunidintre mai multe alternative

expresia i valorile trebuie s fie de acelaitip discret (enumerat)

ordinea ramurilor nu conteaz ramura others trebuie s fie ultima i este

obligatorie dac nu sunt specificate toatevalorile posibile ale expresiei

INSTRUCIUNI SECVENIALE Instruciunea case sintaxa:

case expresie iswhen Valoare_1 => -- Secv_instruciuni_1when Valoare_2|Valoare_3|Valoare_4 =>

-- Secv_instruciuni_2when Valoare_5 to Valoare_6 =>

-- Secv_instruciuni_3...when others =>... -- Secv_instruciuni_n

end case;


Structura de bucl permite repetarea secvenei de instruciuni

din cadrul ei fiecare trecere se numete iteraie dac schema de iteraie nu este precizat

numr infinit de iteraii dac schema este precizat arat numrul

de repetri


Structura de bucl sintaxa general:

{etichet:} {schem de iteraie} loop-- Secvena_de_instruciuni

end loop {etichet};


Structura de bucl prima schem de iteraie:att timp ct condiia este adevrat se repet

instruciunile din secven testarea condiiei - la nceputul fiecrei iteraii

while condiie loop-- Secvena_de_instruciuni

end loop;


Structura de bucl a doua schem de iteraie: secvena de instruciuni se repet de un numr

de ori cunoscut doar la execuie variabila de bucl:

contorizeaz numrul de cicluri efectuate prinparcurgerea unui tip enumerat

nu trebuie declarat este cunoscut numai n interiorul buclei nu i se poate atribui nici o alt valoare nu poate fi

modificat


Structura de bucl a doua schem de iteraie:nu exist posibilitatea specificrii unui pas secvena nu se execut pentru interval vid sau

negativfor Indice in 1 to 100 loop

-- Secvena de instruciuniend loop;

INSTRUCIUNI SECVENIALE Instruciunea next permite oprirea iteraiei n curs de

desfurare a unei bucle execuia continu cu iteraia urmtoare (dac

exist) poate fi: imperativ: next {eticheta_buclei}; condiional (ntrerupere cnd condiia este

adevrat): next {eticheta_buclei} whencondiie;

fr etichet se refer la bucla cea mai de jos


Instruciunea exit permite ieirea din bucl ntrerupe toate iteraiile restante ale buclei execuia continu cu instruciunea de dup

end loop poate fi: imperativ: exit {eticheta_buclei}; condiional (ieire cnd condiia este adevrat):

exit {eticheta_buclei} when condiie; fr etichet se refer la bucla cea mai de jos


Instruciunea return este rezervat subprogramelor la execuia ei se suspend subprogramul i

controlul revine apelantului poate fi folosit pentru a ntrerupe o

procedur i a reveni n programul apelant nu trebuie s i se asocieze o valoare: return;


Instruciunea return orice funcie se termin dinamic prin return

urmat de valoarea returnat: returnValoare;

valoarea returnat trebuie s aib tipuldeclarat n specificaia funciei

o funcie poate avea mai multe instruciunireturn, pentru c pot exista mai multe ramuride decizie


Instruciunea nul se trece la executarea instruciunii urmtoare sintaxa: null; practic se folosete la instruciuni de selecie

(case) cnd toate ramurile trebuie luate nconsiderare

nu este necesar la compilarea unui processau a unui corp de procedur vid

SUBPROGRAME

Generaliti permit scrierea unor algoritmi reutilizabili valorile parametrilor, diferite la apel, duc la

efecte diferite 2 tipuri de subprograme:proceduri: procedure funcii: function

apelul unei proceduri este o instruciune apelul unei funcii apare ca o valoare, n

membrul drept al instruciunilor de asignare

SUBPROGRAME

Declaraia de subprogram subprogramele au 2 pri:declaraia (specificaia) corpul

declaraia indic:genul subprogramului (procedur sau funcie)numele lista parametrilor formali (fiecare cu mod i tip)pt. funcie i tipul valorii returnate

SUBPROGRAME

Declaraia de subprogram sintaxa:procedur

procedure nume_procedur (lista_parametrilor_formali); funcie

{pure/impure} function nume_funcie (lista_parametrilor_formali)return tipul_rezultatului;

lista parametrilor formali{clas_obiect} nume_parametru_1{, nume_parametru_2}:{mod_transmitere}

type valoare_implicit;

SUBPROGRAME

Modul de transmitere a parametrilor intrare - in implicitparametrii pot fi citii, nu pot fi modificai

ieire - outnumai pentru proceduriparametrii nu se pot citi

combinat intrare / ieire - inoutnumai pentru proceduripermite orice citire i scriere

SUBPROGRAME

Corpul subprogramului conine algoritmul implementat nu permite declararea semnalelor sintaxa:

antet_sub-program is{partea declarativ}begin{partea rezervat instruciunilor}end {nume_sub-program};

SUBPROGRAME

Apelul poate fi secvenial sau concurent 2 moduri de indicare a parametrilor actuali ai

subprogramelor:prin poziieprin denumire (cu =>)

SUBPROGRAME

Suprancrcarea 2 subprograme cu acelai nume, dar profiluri

diferite profilul: numrul, ordinea i tipul parametrilor

formali i tipul rezultatului pentru funcie

ARHITECTURI CONCURENTE

GeneralitiVHDL descrie sistemele ca mulimi de

subsisteme funcionale care opereaz nmod concurent

fiecare subsistem specificat prin processeparat nivel de detaliere dat de necesiti

toate procesele din interiorul unei arhitecturise execut concurent

n VHDL combinare ntre operaiiconcurente i secveniale


Generaliti transferul de informaii ntre procese se face

prin semnale procesele se activeaz indiferent dac

modificarea valorii semnalelor la care suntactive este produs de mediul extern sau dectre alt proces

ARHITECTURI CONCURENTE Procese elementare procesele care conin o singur instruciune instruciuni singulare de asignareconcurent de semnal

instruciunile singulare de asignareconcurent de semnal:apar n arhitecturi i se execut concurent cu alte

procese sunt sensibile la modificarea oricrui semnal care

apare n membrul dreptasignarea se poate ntrzia cu after


Valori de semnale - pilotul (driver) semnalele primesc valori noi n momentul

suspendrii proceselor prin instruciunea wait stocarea informaiilor referitoare la

evenimentele de pe semnal prin pilot(driver)

compilatorul creeaz un pilot pentru fiecaresemnal care primete o valoare ntr-unproces

exist un singur pilot / semnal / proces


Valori de semnale - pilotul (driver) toate operaiile sunt efectuate asupra pilotului pilotul copiat n semnal cnd procesul se

suspend semnalul cunoate valorile trecute, prezentei viitoare pilotul are asignat o form deund

forma de und format din tranzacii tranzacia: pereche valoare semnal + valoare

timp (Time)


Semnale cu mai muli piloi semnale care au informaii provenite din mai

multe surseexemplu: magistrala intern a procesorului

primete informaii de la procesor, memoriaintern, hard discuri, dispozitive de intrare / ieire

n unele sisteme situaia trebuie obligatoriuevitat, n altele este utilizat (exemplu:pentru I i SAU cablat)

necesit stabilirea unei metode dedeterminare a valorii rezultate pentru semnal


Rezolvarea semnalelor multi-surs simulatorul nu poate ti dac un semnal va fi

activat din mai multe surse simulatorul trebuie s fie pregtit pentru a

realiza rezolvarea (mixarea) semnalelor regulile de mixare se specific ntr-un tabel

care reprezint o funcie de rezoluie conine toate valorile posibile pentru semnal

ARHITECTURI CONCURENTE Valori pentru semnale i semnalele uni-surs pot avea mai mult de

2 valori (specifice reprezentrii binare) n VHDL exist tipul de date Std_Ulogic,

nerezolvat, care cuprinde: X - valoare indiferent Z - nalt impedan - la buffere three-state U - valoare necunoscut L - valoare 0 slab H - valoare 1 slab W - valoare necunoscut slab - - valoare fr importan


Funcia de rezoluie semnalele rezolvate - au funcie de rezoluie funcia de rezoluie poate s apar la

declaraii de subtipuri de date i la declaraiide semnal

la tipurile compuse funcia de rezoluie pentrutipul compus mascheaz funciile de rezoluiepentru elementele tipului compus

n simulare funcia de rezoluie este utilizatautomat, nu este controlat de proiectant


Funcia de rezoluie tipul de date rezolvat este Std_Logic din

pachetul Std_Logic_1164 exist i versiunea rezolvat pentru

Std_Logic_Vector

INSTRUCIUNI CONCURENTE

Paralelism la instruciuni concurente ordinea de execuie

este oarecare se aplic un paralelism real, dar dispare

simularea n timp real concurena din VHDL = paralelism real n

timp virtual (de simulare)


Instruciunea block are 3 funcii principale: ncapsularea declaraiilor - reunire de instruciuni

concurente care au acces la declaraii localeutilizarea instruciunilor gardate - permite scrierea

de instruciuni de asignare condiionate suport pentru ierarhizare - se pot scrie proiecte

ierarhizate blocul este unitatea de baz echivalent a

structurrii n VHDL


Instruciunea block sintaxa:

etichet: block {(condiie_de_gard)}{antet_generice_i_porturi}

-- Declaraii localebegin

-- Instruciuni concurenteend block {etichet};


Instruciunea block condiia de gard = expresie boolean antetul opional indic importarea din mediul

exterior: valori pentru parametri generici semnale pentru porturi

partea declarativ: vizibil numai localnu permite declaraii de variabile locale


Instruciuni gardate nlocuiesc descrierile n care se repet

aceeai condiie de multe ori garda unui bloc factorizeaz condiiile garda este o expresie boolean semnalul Guard - poate fi declarat explicit i

folosit la asignare gardat


Apel concurent de procedur aceeai sintax ca la apelul secvenial are n plus n procesul echivalent instruciuni

wait parametrii pot fi doar constante sau semnale util la aplicaii de gestionare a strii interne a

automatelor finite


Instruciunea assert aceeai sintax ca la apelul secvenial poate s apar n entiti sau arhitecturimonitorizarea condiiei date este permanent


Instruciunea de asignare de semnal are 2 forme: condiional i selectiv sintaxa formei condiionale:

{etichet:} nume_sau_agregat

INSTRUCIUNI CONCURENTE Instruciunea de asignare de semnal forma condiional echivalent (procesul

echivalent):if condiie_boolean_1 then

nume_sau_agregat


Instruciunea de asignare de semnal sintaxa formei selective:

{etichet:} with expresie selectnume_sau_agregat

INSTRUCIUNI CONCURENTE Instruciunea de asignare de semnal forma selectiv echivalent (procesul

echivalent):case expresie iswhen alegere_1 =>

nume_sau_agregat

nume_sau_agregat nume_sau_agregat


Instruciunea de instaniere a uneicomponente ia o copie a unui model (component)

declarat anterior i o personalizeaz pentru onecesitate particular

sintaxa:etichet: numele_componentei_model{corespondena parametrilor generici}{corespondena porturi efective / porturi localemodelului};


Bloc sau component nu exist o diferen fundamental ntre un

bloc i o instan de component ambele pot fi folosite la descrierea ierarhizat componenta are avantajul c este

reutilizabil


Instruciunea generate permite elaborarea condiional sau iterativ

a liniilor de cod surs VHDL forma condiional - instruciunile concurente

vor exista la elaborare dup ndeplinireacondiiei booleene

forma iterativ - creeaz ansambluri deinstruciuni n numr egal cu numrul deelemente din intervalul discret

INSTRUCIUNI CONCURENTE Instruciunea generate sintaxa: forma condiional

etichet: if condiie_boolean generate Secven de instruciuni concurente

end generate {etichet}; forma iterativ

etichet: for nume_parametru_de_generare ininterval_discret generate Secven de instruciuni concurente

end generate {etichet};

MODULE DE SIMULARE

Scop orice proces de proiectare presupune i

etapa de verificare n VHDL - mai multe metode de verificaremodul de simulare (test bench) = mediu n

care un proiect UST (unitate supus testrii)este verificat prin aplicarea unor semnalenumite stimuli i observarea rspunsurilorgenerate

MODULE DE SIMULARE

Elemente soclu (socket) - n el se plaseaz sistemul

testat generator de stimuli - subsistem care aplic

stimuli proiectului testat stimuli generai intern stimuli preluai de la o surs extern de semnale

instrumente de monitorizare a rspunsurilorla stimuli, generate de sistemul supus testrii

MODULE DE SIMULARE

Elemente n VHDLmodulul de simulare este o specificaie VHDL,

care este simulat de simulatorul VHDLintegrat n mediul de dezvoltare VHDL

modulul de simulare este alctuit din: instanierea unitii supuse testrii (UST)procese sensibile la stimuli aplicai unitii

supuse testrii (UST) specificaie hibrid: structural +

comportamental

MODULE DE SIMULARE

Elemente n VHDL stimulii pot fi specificai n arhitectura

modulului de simulare sau pot fi citii din fiierextern

reaciile unitii testate pot fi observate prin: formele de und generate de simulatorul VHDL fiierele de raport cu mesaje generate de

simulatormesajele generate de simulator la consol scrierea n fiiere folosind operaiile de intrare /

ieire n mod text disponibile n pachetul Textio

MODULE DE SIMULARE Structur specificaie cu entitate i arhitectur entitatea modulului de simulare:nu are porturi i parametri generici pentru c

modulul de simulare nu este un dispozitiv realnu poate lipsi pentru c arhitecturile nu pot fi

specificate fr entiti asociate n arhitectur se realizeaz instanierea UST

= o specificaie de tip structural - relaia dintremodulul de simulare i USTpoate fi instaniere direct instanierea unei componente

MODULE DE SIMULARE Structur stimulii - element esenial: set de semnale declarate intern n arhitectura

modulului de simulareasignai porturilor UST prin port map la

instanierea eidefinii ca forme de und:

prin instruciuni concurente de asignare de valori lasemnale

n cadrul unuia sau a mai multor procesecomportamentale, cu instruciuni wait for i la sfritcu o instruciune wait vid pentru suspendareaprocesului

MODULE DE SIMULARE

Structur arhitectura modulului de simulare fiind un

domeniul concurent nu conteaz ordinea ncare este instaniat UST i definii stimulii

MODULE DE SIMULARE

Utilizare la sisteme complexe simularea poate fi

costisitoare verificare mai simpl cu module de simulare se simuleaz modulul de simulare, nu

unitatea supus testrii (ea este doar oinstan de component)

nu exist limitri la dimensiunea modulului desimulare

MODULE DE SIMULARE

Afiare i raportare rezultate verificarea trebuie s i afieze sau s

raporteze rezultatelemodaliti de afiare i raportare:afiarea listei valorilor semnalelor care se

modific n timp (echivalent cu afiarea formelorde und) scrierea rezultatelor simulrii ntr-un fiier (log

file) folosirea instruciunii assert

MODULE DE SIMULARE

Instruciunea assert utilizat pentru raportarea rspunsurilor

eronate generate de unitatea supus testriimoduri posibile de utilizare: se aplic o instruciune assert de fiecare dat

cnd se ateapt o nou valoare a unui semnalde ieire al UST

valoarea prognozat se specific drept condiie se folosesc mesaje de eroare precise i detaliate

(CE nu funcioneaz i CND a avut locevenimentul)

PACHETE STANDARD IPREDEFINITE

Pachete standardStandard Textio definite n manualul de referin VHDL nu pot fi modificate de proiectani

PACHETE STANDARD IPREDEFINITE

Pachete predefiniteStd_Logic_1164 - norm IEEE IEEE Numeric_Std IEEE Numeric_BitStd_Logic_Arith al firmei SynopsysStd_Logic_Unsigned al firmei Synopsys

LIMBAJUL VHDL - 3PROCESEPROCESEPROCESEPROCESEPROCESEPROCESEPROCESEPROCESEPROCESEPROCESEPROCESEPROCESEPROCESEPROCESEPROCESEPROCESEINSTRUCIUNI SECVENIALEINSTRUCIUNI SECVENIALEINSTRUCIUNI SECVENIALEINSTRUCIUNI SECVENIALEINSTRUCIUNI SECVENIALEINSTRUCIUNI SECVENIALEINSTRUCIUNI SECVENIALEINSTRUCIUNI SECVENIALEINSTRUCIUNI SECVENIALEINSTRUCIUNI SECVENIALEINSTRUCIUNI SECVENIALEINSTRUCIUNI SECVENIALEINSTRUCIUNI SECVENIALEINSTRUCIUNI SECVENIALEINSTRUCIUNI SECVENIALEINSTRUCIUNI SECVENIALEINSTRUCIUNI SECVENIALESUBPROGRAMESUBPROGRAMESUBPROGRAMESUBPROGRAMESUBPROGRAMESUBPROGRAMESUBPROGRAMEARHITECTURI CONCURENTEARHITECTURI CONCURENTEARHITECTURI CONCURENTEARHITECTURI CONCURENTEARHITECTURI CONCURENTEARHITECTURI CONCURENTEARHITECTURI CONCURENTEARHITECTURI CONCURENTEARHITECTURI CONCURENTEARHITECTURI CONCURENTEINSTRUCIUNI CONCURENTEINSTRUCIUNI CONCURENTEINSTRUCIUNI CONCURENTEINSTRUCIUNI CONCURENTEINSTRUCIUNI CONCURENTEINSTRUCIUNI CONCURENTEINSTRUCIUNI CONCURENTEINSTRUCIUNI CONCURENTEINSTRUCIUNI CONCURENTEINSTRUCIUNI CONCURENTEINSTRUCIUNI CONCURENTEINSTRUCIUNI CONCURENTEINSTRUCIUNI CONCURENTEINSTRUCIUNI CONCURENTEINSTRUCIUNI CONCURENTEMODULE DE SIMULAREMODULE DE SIMULAREMODULE DE SIMULAREMODULE DE SIMULAREMODULE DE SIMULAREMODULE DE SIMULAREMODULE DE SIMULAREMODULE DE SIMULAREMODULE DE SIMULAREMODULE DE SIMULAREPACHETE STANDARD I PREDEFINITEPACHETE STANDARD I PREDEFINITE

curs3vhdl

Documents