NET REPORT • septembrie 200216

TEHNOLOGII

M E M O R I I

DDR II SDRAMSpecificaþia DDR II reprezintã standardulpentru a doua generaþie a memoriilor DDR II,care vor fi fabricate în urmãtorii ani. Versiuneapreliminarã a acestui standard a fost aprobatãde comitetul JEDEC în iunie 2001. Eºan-tioane de memorii DDR II vor fi disponibileîn cursul anului 2002, fiind de aºteptat ca pro-ducþia de masã sã înceapã în 2003. JEDEC ainiþiat ºi dezvoltarea generaþiei care va urmadupã memoria DDR II, numitã în prezentDDR III. Este de aºteptat ca aceastã generaþiesã aparã în cursul anilor 2004 sau 2005.

Frecvenþa iniþialã a transferurilor de datepentru memoriile DDR II va fi de 400 MHzpentru aplicaþiile bazate pe module(DDR-400, PC3200) ºi 800 MHz pentruaplicaþiile punct la punct (DDR-800,PC6400). Specificaþia descrie ºi moduri detransfer DDR (DDR I) îmbunãtãþite la 400MHz ºi 533 MHz, cu rate de transfer maximede 3,2 GB/s, respectiv 4,26 GB/s.

Un aspect important este cã circuitele dememorie DDR II sunt compatibile cu celeDDR I. Circuitele DDR II conþin 4 bancuri,dimensiunea bancurilor fiind aceeaºi ca ºi la

circuitele DDR I. Setul de comenzi DDR IIeste un superset al comenzilor DDR I. Struc-tura interfeþei de I/E permite unui controlerde memorie sã comunice atât cu circuite DDRI, cât ºi DDR II. Numãrul de pini al cir-cuitelor DDR II este mai ridicat, dar va fi dez-voltat un modul DIMM comun cu 232 pini.

La memoriile DDR II, rata de transfereste îmbunãtãþitã prin creºterea frecvenþeisemnalului de ceas. Pentru aplicaþiile bazatepe module, cu transferuri la fiecare front alunui semnal de ceas de 200 MHz, rata detransfer este de 400 Mbiþi/s pe pin. Pentru unmodul de memorie de 64 biþi, rata de transferpotenþialã este de 3,2 GB/s. Pentru serverelecu magistrale de 256 biþi, rata de transferpotenþialã este de 12,8 GB/s. Aceasta va nece-sita reproiectarea magistralei dintre procesorºi setul de circuite (FSB – Front Side Bus) pen-tru a putea utiliza aceastã ratã de transfer.Pentru aplicaþiile punct la punct, rata detransfer posibilã este de 800 Mbiþi/s pe pin,sau 6,4 GB/s pentru transferuri de 64 biþi.Acestea sunt valorile minime specificate destandard, care defineºte ºi viteze mai ridicate.Pentru aplicaþiile bazate pe module, este

definitã ºi o versiune DDR-533 (PC4300), cuo ratã de transfer maximã de 4,26 GB/s.

Conform specificaþiei DDR II, lungimeatransferurilor în mod exploziv (burst) este fixatãla 4 cuvinte. Deci, sunt necesare 4 cicluri dedate (2 cicluri de ceas) pentru toate transferurilede citire ºi scriere. Aceasta diferã de alte memo-rii SDRAM, la care lungimea unui transferpoate fi de 2, 4, 8 cuvinte, sau o paginã în-treagã. Unul din motivele acestei soluþii este cãastfel se reduc costurile de testare. Un alt motiveste cã interfaþa DDR II nu permite întreru-perea tranzacþiilor odatã ce ele au fost iniþiate.Pentru o memorie SDRAM convenþionalã sauDDR I, poate fi necesarã terminarea în avans aunei tranzacþii pentru a se permite efectuareaunei alte tranzacþii cu prioritate mai ridicatã.Deoarece lungimea tranzacþiilor DDR II estemai redusã, nu este necesarã întreruperea lor.

Pe de altã parte, lungimea mai redusã atransferurilor ar putea avea un impact negativasupra ratei de transfer. De exemplu, încãr-carea magistralei de adrese va creºte, deoarecetrebuie transmise mai multe adrese. Specifi-caþia DDR II permite însã transmitereacomenzilor consecutive pe orice front crescã-tor al semnalului de ceas, cât timp acestea nudeterminã un conflict pe magistrala de date ºinu întrerup o comandã precedentã. De exem-plu, pot fi iniþiate comenzi consecutive de ci-tire cãtre acelaºi banc de memorie la fiecaredouã cicluri de ceas, deoarece astfel nu vor ficonflicte pe magistrala de date. Aceastã situa-þie este ilustratã în Figura 1(a), unde RD A,RD B ºi RD C reprezintã comenzi de citire laacelaºi banc de memorie. Cât timp accesurilese efectueazã în aceeaºi paginã, datele vor fitransmise la ieºire la fiecare douã cicluri deceas, fãrã întrerupere. Figura 1(b) ilustreazãactivarea unui banc de memorie, urmatã decomenzi de citire la bancuri diferite de memo-rie. Comanda de citire la bancul B de memo-rie poate fi iniþiatã dupã un ciclu de ceas de laactivarea bancului A de memorie. Comandade citire la bancul C de memorie poate fi ini-þiatã doar dupã trei cicluri de ceas de la co-manda de citire la bancul B de memorie,

Tehnologii de memorii DRAM:DDR II SDRAM, DRDRAM, IRAMÎn ultima parte a acestei serii de trei articole despre tehnologiile de memoriisunt prezentate memoriile DDR II SDRAM, Rambus DRAM ºi IRAM.–– BBaarruucchh ZZoollttaann

(a) Comenzi de citire (RD) la acelaºi banc; (b) Activarea bancului A urmatã de comenzi de citire la bancurile B ºi C.

CK

CK

CMD

CMD

DQ

DQ

CK

CK

RD A

ACT A

RD B

RD B

RD C

RD C

(a)

(b)

A A A A B B B B C C C C

CCC CB B B B

Figura 1. Comenzi DDR II consecutive

17septembrie 2002 • NET REPORT

TEHNOLOGII

M E M O R I I

deoarece este necesarã o întârziere de un ciclude ceas datoritã operaþiilor consecutive de ci-tire la bancuri diferite de memorie.

Interfaþa DDR II funcþioneazã la 1,8 V,spre deosebire de interfaþa DDR I, carefuncþioneazã la 2,5 V. Astfel, puterea con-sumatã este mai redusã. Aceasta permite uti-lizarea modulelor DDR II la calculatoareleportabile ºi telefoanele celulare.

Chiar dacã circuitele de memorie DDR IInu sunt încã pe piaþã, a fost propusã deja oversiune mai rapidã a arhitecturii DDR II decãtre alianþa Advanced DRAM Technology(ADT). Aceastã alianþã cuprinde producãtoriimportanþi de memorii DRAM, ca Intel, Mi-cron Technology, Samsung Electronics,Hyundai Microelectronics, Infineon Tech-nologies ºi NEC Hitachi Memory. ADT apropus o variantã a arhitecturii DDR II pen-tru servere ºi staþii de lucru, variantã numitãDDR IIa. Membrii ADT doresc includereaacestei variante în specificaþiile DDR II. Fa-cilitãþile suplimentare ale variantei propusesunt frecvenþa mai ridicatã a transferurilor dedate (600 MHz) ºi rezistenþe terminatoare încadrul capsulei pentru reducerea reflecþiilor peliniile de transmisie. Este posibil ca noile fa-cilitãþi sã fie incluse ca o opþiune în varianta fi-nalã a standardului JEDEC DDR II.

Au fost propuse de asemenea mai multevariante ale arhitecturii DDR II care implicãadãugarea unei memorii statice SRAM la nu-cleul de memorie DRAM. O astfel de vari-antã este numitã Enhanced DDR II, fiind pro-pusã de firma Enhanced Memory Systems ºiavând la bazã arhitectura ESDRAM-lite aacesteia. Aceastã arhitecturã utilizeazã o me-morie SRAM ca memorie cache. O altã vari-antã a fost propusã de firma NEC, fiind baza-tã pe arhitectura memoriei cu canale virtuale(Virtual Channel Memory – VCM). Aceastãarhitecturã utilizeazã de asemenea o memoriecache pentru reducerea timpului mediu deacces la memoria DRAM. Atât memoriaESDRAM-lite, cât ºi memoria VCM au fostdescrise în partea a doua a acestei serii de arti-cole (NET Report, Nr. 119).

Rambus DRAM

Prezentare generalãLa începutul anilor ’90, Firma Rambus a dez-voltat o tehnologie de memorie numitãRDRAM (Rambus DRAM), care utilizeazãtransmiterea unor pachete de adrese ºi date peo magistralã specialã. Aceastã tehnologie afost implementatã iniþial pe sistemul de jocuriNintendo Ultra-64, ajungându-se la frecvenþede ceas de 250 MHz ºi rate de transfer de 500MB/s. Intel a sprijinit firma Rambus pentrudezvoltarea unei variante a tehnologieiRDRAM pentru calculatoarele personale,aceastã variantã fiind numitã DRDRAM (Di-rect Rambus DRAM). Frecvenþa de ceas a fost

crescutã la 400 MHz, rata de transfer ajun-gând la 1,6 GB/s. Cu îmbunãtãþirile adusearhitecturii magistralei ºi facilitãþile de ges-tiune a puterii de alimentare, Intel se aºteptaca DRDRAM sã devinã principala tehnologiede memorie. Tehnologia Rambus este însãsoluþia cea mai controversatã de memorie cuvitezã ridicatã.

În timp ce magistralele actuale de memoriesunt de 64 biþi, memoriile RDRAM ºiDRDRAM utilizeazã o magistralã de 8, res-pectiv 16 biþi. Aceastã magistralã, numitã canalRambus, este utilizatã nu numai ca un set deconexiuni, ci ºi ca un canal inteligent de comu-nicaþie. Deºi lãþimea magistralei este redusã,rata de transfer este de pânã la 500 MB/s pen-tru memoria RDRAM ºi de pânã la 1,6 GB/spentru memoria DRDRAM. Prin utilizareamai multor canale Rambus, rata de transferpoate fi crescutã. Pentru memoriile Rambus seutilizeazã un modul de memorie diferit, denu-mit Rambus In-line Memory Module (RIMM).

Existã disponibile mai multe tipuri dememorii DRDRAM. Acestea sunt prezentateîn Tabelul 1.

Elementele principale ale unui sistem dememorie Rambus sunt prezentate în Figura 1.Aceste elemente sunt canalul Rambus, con-trolerul de memorie, interfaþa Rambus ºi cir-cuitele RDRAM.

Canalul Rambus este o magistralã de 16biþi, care poate transfera date la frecvenþe depânã la 800 MHz. Fiecare canal Rambus per-mite conectarea a pânã la 32 de circuite dememorie RDRAM. Spre deosebire de cir-cuitele de memorie SDRAM, care sunt conec-tate în paralel la magistrala de 64 de biþi, cir-cuitele de memorie RDRAM sunt conectateserial pe magistrala Rambus. Dacã existã maimulþi conectori pentru modulele RIMM,fiecare trebuie sã fie populat cu module dememorie, în caz contrar canalul fiind întrerupt.În conectorii care nu sunt utilizaþi se pot insera

module de continuitate (CRIMM – Continu-ity RIMM) în locul modulelor de memorie.

Controlerul de memorie este singurul dis-pozitiv care genereazã cereri de acces la me-morie. Fiecare controler are propria interfaþãRambus. Aceastã interfaþã converteºte nive-lele de tensiune de amplitudine redusã uti-lizate de canalul Rambus la nivelele CMOSutilizate de circuitele de memorie.

Interfaþa Rambus implementeazã proto-colul Rambus utilizat pentru transferurile dedate. Aceastã interfaþã este implementatã atâtîn controlerul de memorie, cât ºi în circuiteleRDRAM de pe canalul Rambus.

Circuitele RDRAM sunt memoriiDRAM CMOS care conþin circuitul de inter-faþã Rambus. Aceste circuite sunt disponibileîn configuraþii de ×16 ºi ×18, configuraþiile×18 conþinând câte un bit în plus pentrufiecare octet. Acest bit este definit ºi utilizat înmodul specificat de proiectantul de sistem.

Protocolul electric utilizat pentru sem-nalele transmise pe canalul Rambus estenumit RSL (Rambus Signaling Level). Aceastãtehnologie, introdusã de Rambus în 1992,permitea funcþionarea la o frecvenþã de 500MHz, fiind transferat un singur bit de infor-maþie pe fiecare front al semnalului de ceas.Ulterior, protocolul RSL a fost îmbunãtãþitpentru a funcþiona la 800 MHz pe un canal cumodule (interconectate prin conectori) ºi la1066 MHz pe un canal scurt, format din cir-cuite lipite pe placa de bazã, fãrã conectori.

În 2000, Rambus a introdus un nou pro-tocol electric, numit QRSL (Quad RambusSignaling Level), care permite o ratã a datelorde 1,6 GB/s pe pin, care este dublul ratei per-mise de tehnologia RSL. Prin protocolulQRSL se transmit doi biþi de informaþie pefiecare front al semnalului de ceas, utilizândpatru nivele de tensiune. Aceastã tehnologiepermite un numãr maxim de 4 circuite inter-conectate ºi poate fi utilizatã pentru aplicaþii

Tip de memorie Frecvenþa de ceas Rata de transfer maximãPC600 300 MHz 600 Mbiþi/s/pin, 1,2 GB/s/canalPC700 355,5 MHz 711 Mbiþi/s/pin, 1,42 GB/s/canalPC800 400 MHz 800 Mbiþi/s/pin, 1,6 GB/s/canal

Tabelul 1. Tipuri de memorii DRDRAM ºi rata de transfer maximã a acestora

Vrefde memorie

Interfaþã Rambus

RDRA

M

RDRA

M

RDRA

M

RDRA

M

~Semnal de ceas400 MHzCanal Rambus

Controler

Figura 2. Elementele principale ale unui sistem de memorie Rambus.

NET REPORT • septembrie 200218

TEHNOLOGII

M E M O R I I

grafice ºi de reþea. În acelaºi an, Rambus a in-trodus o nouã tehnologie numitã Quad Seria-lizer/Deserializer (SerDes). Aceasta este o in-terfaþã punct la punct proiectatã pentru inter-conectarea a douã circuite prin conectori, per-miþând o vitezã de 3,125 Gbiþi/s.

Un canal Rambus cuprinde 30 de linii detransmisie de vitezã ridicatã:• ClockToMaster ºi complementul acestuia

ClockToMasterN;• ClockFromMaster ºi complementul acestuia

ClockFromMasterN;• Magistrala de date: DQA [8:0], DQB [8:0];• Magistrala de adrese ºi control: ROW [2:0],

COL [4:0].Aceste linii dispun de terminatoare cu im-

pedanþa caracteristicã a liniilor la unul dincapetele canalului. Dupã cum se aratã în Figu-ra 3, canalul Rambus are o topologie a magis-tralei având controlerul de memorie la uncapãt, rezistenþele terminatoare la celãlalt capãtºi circuitele RDRAM între ele. Canalul Ram-bus este sincron. Datele sunt transferate numaipe liniile DQA ºi DQB, iar toate informaþiile decontrol sunt transmise pe liniile ROW ºi COL.

Figura 3 indicã distribuþia semnalului deceas. În figurã existã un generator separat pen-tru semnalul de ceas, dar generatorul poate fiintegrat în controlerul de memorie. Buclasemnalului de ceas începe la capãtul canaluluila care sunt plasate terminatoarele ºi sepropagã la capãtul cu controlerul sub formasemnalului ClockToMaster, de unde se în-toarce sub forma semnalului ClockFromMasterla circuitele RDRAM ºi la terminatoare.

Ceasul ºi datele sunt transmise în paralel.Un circuit RDRAM transmite date la con-trolerul de memorie sincron cu semnalulClockToMaster, iar controlerul transmite datela circuitele RDRAM sincron cu semnalulClockFromMaster. Deoarece impedanþele li-niilor de transmisie sunt egale, semnalele deceas ºi de date rãmân sincronizate pe mãsurãce ele sunt transmise la destinaþie.

Toate semnalele de pe canalul Rambus uti-lizeazã amplitudini reduse de 0,8 V. Figura 4indicã tensiunile nominale pentru terminatoare

Vterm, referinþa de tensiune Vref ºi nivelul 1 logicVOL. Tensiunea Vref poate fi generatã cu un di-vizor rezistiv, fiind conectatã la fiecare circuit.Aceastã tensiune seteazã un nivel de prag pen-tru semnale, asigurând imunitatea la zgomote.

Transferuri de dateTransferurile de date au loc numai între con-trolerul de memorie ºi circuitele RDRAM, ºinu direct între circuitele RDRAM. Dateletransmise de la controlerul de memorie se pro-pagã prin toate circuitele RDRAM cu amplitu-dinea de 0,8 V. Deci, toate circuitele RDRAMpot detecta corect datele transmise de controle-rul de memorie. Datele de la un circuitRDRAM se transferã în ambele direcþii la ju-mãtatea amplitudinii de 0,8 V. La capãtul cana-lului de la controlerul de memorie, impulsurilese reflectã ºi îºi dubleazã amplitudinea. Supra-punerea formelor de undã ºi terminatorii cores-punzãtori asigurã ca transferurile de date de lacircuitele RDRAM la controlerul de memoriesã aibã loc la viteza ºi amplitudinea corectã.

Datele sunt transferate pe ambele fronturiale semnalului de ceas de 400 MHz, rezultândo ratã de transfer de 800 Mbiþi/s pe fiecare linie.Fiecare transfer de date necesitã un interval de1,25 ns, existând douã asemenea intervale pedurata unei perioade de ceas. Cele douã fronturiale semnalului de ceas sunt utilizate pentru mar-carea intervalelor ca pare ºi impare (Figura 5).Intervalele pare încep de la un front descrescã-tor al semnalului de ceas, iar cele impare începde la un front crescãtor al acestui semnal.

Pe canalul Rambus, biþii de date ºi decontrol sunt transferaþi în pachete. Fiecare pa-chet conþine 16 octeþi ºi este transmis pe du-rata a patru cicluri de ceas (10 ns). Informaþiade control nu este multiplexatã pe magistralade date. Se utilizeazã o magistralã indepen-dentã de control ºi de adrese, care este diviza-tã în douã grupuri de linii, una pentru co-menzi de linie (ROW) ºi alta pentru comenzide coloanã (COL). Aceasta permite trans-miterea concurentã a unor comenzi de linie ºide coloanã în timp ce sunt transferate datelecorespunzãtoare unei comenzi precedente.

Pentru a asigura sincronizarea corectã a tutu-ror dispozitivelor conectate la canalul Ram-bus, toate pachetele încep de la intervale pare.

Comparaþie între Rambus DRAM ºi DDR SDRAMAu existat numeroase controverse legate detehnologia Rambus DRAM ºi decizia firmeiIntel de a sprijini aceastã tehnologie în loculDDR SDRAM. De la introducerea sa în1999, tehnologia Rambus a fost copleºitã dediferite probleme tehnice, costuri de producþieridicate ºi performanþe discutabile. Chiar dacãproblemele tehnice au fost rezolvate între timpºi costurile au fost micºorate, acestea sunt încãmult mai ridicate decât cele ale memorieiDDR SDRAM. Circuitele de memorie Ram-bus sunt mai complexe decât cele DDRSDRAM, deoarece ele trebuie sã conþinã o in-terfaþã Rambus, iar magistrala lor internã dedate are o lãþime mai mare. Setul de circuitepentru memoria Rambus DRAM este de ase-menea mai complex, deoarece trebuie sã con-þinã un controler de memorie adecvat. Dateletransmise de procesor trebuie multiplexate desetul de circuite pentru a fi transmise pe cana-lul Rambus de 16 biþi, iar datele recepþionatepe canal trebuie demultiplexate înainte de a fitransmise la procesor. Placa de bazã este ºi eamai complexã, deoarece frecvenþele mai ridi-cate necesitã lungimi reduse ale conexiunilor ºiecranare suplimentarã pentru evitarea interfe-renþelor electromagnetice.

Tehnologia utilizatã de memoria RambusDRAM reprezintã proprietatea firmei Ram-bus, astfel încât producãtorii trebuie sã achiteo taxã acestei firme. Pe de altã parte, DDRSDRAM este un standard industrial deschis,fiind astfel mai atractiv pentru producãtori ºiutilizatori. Costurile mai ridicate reprezintãprincipalul motiv pentru rãspândirea mai re-dusã a memoriei Rambus DRAM comparativcu DDR SDRAM.

Folosind tehnologia Rambus, este relativsimplã dublarea ratei de transfer disponibileprin adãugarea unui nou canal Rambus, cu cos-turi suplimentare reduse. Prin utilizarea a douãcanale, rata de transfer la vârf poate ajunge la3,2 GB/s. În cazul memoriei DDR SDRAM,chiar dacã este posibilã utilizarea unei configu-raþii cu douã canale, problema principalã estenumãrul de pini mai ridicat necesar pentru omagistralã de 8 octeþi, spre deosebire de canalulRambus de 2 octeþi. Numãrul de pini ar creºtesemnificativ, necesitând eventual chiar straturisuplimentare ale plãcii de bazã pentru un aldoilea canal de memorie. Aceasta ar creºte cos-tul plãcii de bazã în mod semnificativ. Pe dealtã parte însã, propunerea DDR II specificãrate de transfer la vârf de cel puþin 3,2 GB/sprin utilizarea unui singur canal de memorie.

Deoarece memoria Rambus DRAM uti-lizeazã un protocol bazat pe transmiterea depachete, latenþa iniþialã a memoriei Rambus

DQA[8:0], DQB[8:0]ROW[2:0], COL[4:0]ClkFrom Master (x2)

ClkToMaster (x2)Vref

Gnd, GndAVdd, VddA

RDRAM 1

SIn SOut

RDRAM n... Vterm

~400 MHz

Controlerde memorie

Figura 3. Topologia canalului Rambus.

19septembrie 2002 • NET REPORT

TEHNOLOGII

M E M O R I I

este mai ridicatã decât cea a memoriei DDRSDRAM. Din cauza faptului cã setul de cir-cuite trebuie sã multiplexeze ºi sã demulti-plexeze datele, este introdusã o latenþã supli-mentarã. Prin diferite teste de performanþãefectuate, s-a constatat cã, pentru majoritateaaplicaþiilor actuale, latenþa este factorul deperformanþã cel mai important, astfel încâtutilizarea memoriei DDR SDRAM este maiavantajoasã. Aceastã situaþie se poate schimbaodatã cu apariþia viitoarelor procesoare maiperformante. Execuþia speculativã, reordona-rea dinamicã a instrucþiunilor ºi paralelismulexplicit reduc importanþa latenþei iniþiale.

Circuitele Rambus DRAM conþin unnumãr mai mare de bancuri de memorie com-parativ cu circuitele DDR SDRAM. De exem-plu, circuitele Rambus DRAM de 128 ºi 256Mbiþi conþin 32 de bancuri faþã de 4 la cir-cuitele DDR SDRAM. Aceasta înseamnã cãsunt deschise mai multe pagini în orice mo-ment ºi rata de succes este mai ridicatã.Numãrul mare de pagini deschise poate reducelatenþa medie a modulelor de memorie Ram-bus, chiar dacã latenþa iniþialã este mai ridicatã.

Nu se poate indica în mod clar care dintehnologiile Rambus DRAM sau DDRSDRAM reprezintã o soluþie mai avantajoasã.În multe cazuri, performanþele memoriei DDRSDRAM le depãºesc pe cele ale memorieiRambus DRAM, dar în medii cu un numãrmare de fire de execuþie ºi încãrcare ridicatã amagistralei, ambele memorii reprezintã com-petitori importanþi. Totuºi, pentru majoritateaaplicaþiilor DDR SDRAM reprezintã o soluþiemai atractivã decât Rambus DRAM, cel puþinîn prezent ºi în viitorul apropiat.

IRAM

Principiul IRAMIRAM (Intelligent RAM) este denumireaunui circuit integrat care este în curs de elabo-rare la Universitatea Berkeley, constânddintr-un procesor ºi o memorie DRAM. Pro-cesorul este realizat utilizând procesul defabricaþie al memoriilor, ºi nu cel convenþionalal logicii digitale. Acest circuit a fost numitIntelligent RAM deoarece majoritatea tranzis-toarelor din cadrul capsulei sunt dedicatememoriei. Motivul pentru plasarea procesoru-lui în cadrul memoriei DRAM în loculcreºterii dimensiunii memoriei statice

(SRAM) din cadrul procesorului este cãtehnologia DRAM permite în practicã o den-sitate de aproximativ 20 de ori mai ridicatãdecât SRAM. Aceasta deoarece tehnologiaDRAM utilizeazã structuri 3D pentru a re-duce dimensiunea celulei. Deci, IRAM per-mite plasarea în cadrul capsulei a unei memo-rii de dimensiuni mult mai mari decât ar fiposibil într-o arhitecturã convenþionalã.

Dezvoltarea tehnologiei IRAM se bazea-zã pe mai multe observaþii asupra arhitec-turilor actuale ale calculatoarelor. Una dintreacestea este creºterea decalajului dintre perfor-manþele procesoarelor ºi a memoriilor. Pentrua compensa acest decalaj, se introduce de obi-cei o ierarhie de memorii cache. Prin aceasta,în cazul cel mai defavorabil, latenþa memorieidevine chiar mai ridicatã. Pentru a realizaaceastã ierarhie, o porþiune crescutã a spaþiu-lui din cadrul procesoarelor este dedicatãmemoriilor cache SRAM. De exemplu, aproa-pe jumãtate din spaþiul procesorului Alpha21164 este ocupat de memorii cache. Aceastãmemorie conþine doar o copie redundantã ainformaþiilor, copie care nu ar fi necesarã dacãviteza memoriei principale ar fi suficientã. Cutoate acestea, pentru anumite aplicaþii rezultãperformanþe reduse chiar cu memorii cache dedimensiuni mari.

Alte tehnici utilizate sunt combinareamemoriilor cache cu o anumitã formã de exe-cuþie într-o ordine diferitã de cea din programºi execuþie speculativã. Aceastã soluþie nece-sitã o creºtere semnificativã a spaþiului ocupatîn cadrul capsulei ºi a complexitãþii, care nudeterminã însã o creºtere corespunzãtoare aperformanþelor. Alte variante de arhitecturi,ca cele superscalare sau VLIW (Very Long In-struction Word), au ca dezavantaje complexi-tatea implementãrii, utilizarea redusã a resur-selor ºi tehnologia insuficient dezvoltatã acompilatoarelor.

Soluþia tehnologiei IRAM este utilizareaspaþiului din cadrul capsulei pentru o memo-rie DRAM în locul memoriilor cache SRAM.Aceastã memorie poate fi tratatã ca memorieprincipalã, ºi nu ca o memorie care conþine ocopie redundantã. În multe cazuri, întreagaaplicaþie poate fi încãrcatã în memoria dincadrul capsulei. Dacã aplicaþia necesitã omemorie suplimentarã, va fi utilizatã memoriadin afara capsulei.

Proiectul IRAMProiectul IRAM, încurs de desfãºurare laUniversitatea Berke-ley, are ca scop elabo-rarea, fabricaþia ºievaluarea unor sis-teme într-o singurãcapsulã pentru aplica-þii intensive din punctde vedere al cal-

culelor. Circuitul integrat IRAM va combinaun procesor ºi o memorie DRAM cu capacitateridicatã, având performanþe comparabile cu celeale supercalculatoarelor vectoriale, dar la o pute-re consumatã substanþial mai redusã. Scopuleste de a demonstra cã un singur circuit cu unprocesor simplu ºi o ratã de transfer ridicatã cumemoria localã poate fi mai rapid decât sis-temele convenþionale pentru aplicaþiile care uti-lizeazã intensiv memoria. Arhitectura IRAM vafi scalabilã, permiþând ca puterea de prelucraresã varieze cu dimensiunea memoriei sau cu pu-terea consumatã, fãrã modificãri ale specifi-caþiilor arhitecturii. Aceastã arhitecturã va fiuºor de programat utilizând limbaje de nivelînalt tradiþionale. Un alt scop este de a dezvoltaun compilator care sã utilizeze în mod eficientrata de transfer ridicatã de care se dispune.

Arhitectura aleasã de echipa de la Univer-sitatea Berkeley pentru a fi inclusã în circuitulIRAM este o arhitecturã vectorialã, în loculuneia superscalare convenþionale. Aceastã arhi-tecturã este numitã Vector IRAM (V-IRAM).O asemenea arhitecturã are mai multe avanta-je. De exemplu, specificarea unui numãr marede operaþii paralele într-o singurã instrucþiunepermite reducerea puterii consumate fãrã afec-tarea performanþelor. Un alt avantaj este cãoperaþiile multimedia necesare pentru calcula-toarele portabile ºi alte aplicaþii actuale suntadecvate pentru arhitecturile vectoriale.

Aplicaþii potenþiale ale IRAMIRAM are douã domenii importante de apli-caþii. Primul domeniu este reprezentat de prelu-crarea multimedia: prelucrarea imaginilorgrafice ºi a celor video, recunoaºterea vocii,grafica 3D, animaþie, muzicã digitalã, criptare.Aceste aplicaþii utilizeazã tipuri de date culungime redusã ºi necesitã rãspuns în timp real.Al doilea domeniu este reprezentat de sistemeleportabile ºi cele încorporate: calculatoare PDA(Personal Digital Assistant), telefoane celulare,aparate foto digitale, console de jocuri. Acesteaplicaþii trebuie sã utilizeze un numãr limitat decircuite integrate ºi o putere consumatã redusã.

Dr. Baruch Zoltan este conferenþiar la Catedrade Calculatoare a Universitãþii Tehnice dinCluj-Napoca ºi poate fi contactat prin e-mail laadresa: Zoltan.Baruch@cs.utcluj.ro. n 05

0,8 V

„0” logic

„1” logic

Vterm

Vref

V0L

1,8 V

1,4 V

1,0 V

Figura 4. Nivele de tensiune utilizatede semnalele Rambus.

0 1 2 3 4 5 6 7 8 9

Impar Par

Ceas

Date

Pachetele de date începde la intervale pare

Figura 5. Intervale pare ºi impare