proiect cd
DESCRIPTION
Circuite digitaleTRANSCRIPT
Universitatea Dunarea de Jos,Galati Facultatea de Automatica,Calculatoare,Inginerie Electrica si Electronica
Circuite Digitale PROIECT
Profesor Indrumator:Student:Asistent Silviu EpurePopovici CiprianGrupa 2322
CUPRINS
1.Subiectul de lucru2.Rezolvarea problemei3.Tabelul starilor4.Minimizarea problemei5.Simularea circuitului6.Circuitul in Layout
Sa se implementeze automatul finit sincron din figura cu bistabile jk si porti logice.A
B
DEFG
X1=1 C
X1=0 x2=1X2=0 X1=01
Circuitul digital urmareste subpunctele:-rezolvarea problemei-desenarea schemei intr-un program software adecvat+simulare-proiectarea cablajului imprimat,cu numar minim de circuite integrate
Rezolvarea problemei:
Se aleg starile:A=100, B=001, C=010, D=011, E=000, F=101, G=110.Se completeaza tabelul cu starile viitoare tinant cont de x1 si x2 si schema.Se completeaza tabelul cu valorile pentru bistabilele J1K1,J2K2,J3K3 folosind tabelul: Q Q+ J K0 0 0 x0 1 1 x1 0 x 11 1 x 0Tabel 1.Se completeaza Y cu ajutorul tabelului:
Stare YA1B1C1D0E0F0G1Tabel2.
Tabel3.X1X2Q1Q2Q3Q1+Q2+Q3+J1K1J2K2J3K3Y
000001101X1X0X1
000010010X0XX01
000101101XX00X1
000110100XX0X11
00100000X10X1X1
00101010X11XX11
00110010X1X00X1
00XXXXXXXXXXXXx
010000110X1X1X0
010010010X0XX01
010101011XX11X0
010110100XX0X11
01100011X11X1X0
01101010X11XX11
01110010X1X00X1
01XXXXXXXXXXXXX
100000110X1X1X0
100010010X0XX01
100101101xX00X1
100110100XX0X11
10100001X10X1X1
10101010X11XX11
10110000X1X10X1
10XXXXXXXXXXXXx
110000110X1X1X0
110010010X0XX01
110101011XX11X0
110110100XX0X11
11100001X10X1X1
11101010X11XX11
11110000X1X10X1
11XXXXXXXXXXXXx
Minimizarea problemei
Tabel4.J1K1J2K2J3K3Y
Q3 NEGXQ3 NEGX0/XX/01
Q3 NEGXX00/XX/11
X1Q3X0/XX/11
X1/XX0/X0/XX1/X
0XQ3 NEGX1/XX/0Q3
Q3 NEGXXQ3 NEG1/XX/1Q3
X11X1/XX/1Q3
X1/XX0/X0/XX1/X
0XQ3 NEGX1/XX/0Q3
Q3 NEGXX00/XX/11
X1Q3X1/XX/11
X1/XX1/X0/XX1/X
0XQ3 NEGX1/XX/0Q3
Q3 NEGXXQ31/XX/1Q3
X1Q3X1/XX/11
X1/XX1/X0/XX1/X
J1X1X1
Q1Q3 000Q2
NQ3NQ3NQ3NQ3Q2
XXXX
Q1XXXXQ2
X2X2 X2
J1=NQ1*X1*NQ3+NQ1*Q2*NX1*X2*NQ3
K1J2X1X1
Q1XXXXQ2
XXXXQ2
1/X1/X1/X1/X
Q11111Q2
X2X2 X2
X1X1
Q1NQ3NQ3NQ3NQ3Q2
XXXXQ2
XXXX
Q1Q31Q3Q3Q2
X2X2 X2
K1=Q1*NQ2 J2=NQ1*NQ2+Q1*NQ2*NX2*NX1+Q1*NQ2*X1*X2X1X1
Q1XXXXQ2
0NQ3NQ30Q2
XX1/X1/X
Q1XXXXQ2
X2X2 X2
X1X1
Q10/X1/X1/X1/XQ2
X1/X1/X0/XQ2
0/X0/X0/X0/X
Q10/X1/X1/X1/XQ2
X2X2 X2
K2J3
K2=NQ1*Q2*X2*NQ3 J3=Q1*NQ2+Q1*NQ2*NX1*X2+NQ1*Q2*X2*NX1*X2X1X1
Q11Q3Q3Q3Q2
1Q3Q31Q2
1/X1/X1/X1/X
Q11Q311Q2
X2X2 X2
K3YX1X1
Q1XXX/0X/0Q2
X/1X/1X/1X/1Q2
XXXX
Q1X/1X/1X/1X/1Q2
X2X2 X2
K3=Q1*NQ2 Y=NX2*Q1*NQ2+X2*X1*NQ2*Q3+NQ2*NX1*Q1*Q2+NQ1*Q2*NX2+NQ1*Q2*Q3*X2+NQ2*Q3*NX1
Simulare circuit digital:
Pentru simularea circutul am folosit Pspice,iar pentru realizarea schemei am folosit Capture Cis.Pentru realizarea circuitului am folosit urmtoarele componente:
-Porti logice:AND2,AND3,AND4,AND5,OR2,OR3,OR4,OR5-Inversoare:INV-Clock:DIGSTIM-Intrari X1,X2:STIM-Bistabile J,K:JKFF
Clock-ul a fost setat la frecvena de 50 de Hz, X1 i X2 au valorile 0ms 0,20ms 0,40ms 0,60ms 0,80ms 0,100ms 0,120ms 1,140ms 0, respectiv 0ms 0,20ms 1,40ms 0,60ms 0,80ms 1,100 ms 0,120ms 0,140ms 0.Simularea a fost realizat in Pspice->Time Domain:Run To Time 240ms.
Circuitul in Layout:Schema a fost realizat in Capture Cis,apoi am creat fiierul cu extensia mnl care ne-a ajutat la realizarea cablajului in Layout.Dimesiunea traseelor este de 40 mils.Cablajul e proiectat pe layer-ul Bottom.