1

MINISTERUL EDUCAŢIEI, TINERETULUI ŞI SPORTULUI A

RM UNIVERSITATEA TEHNICĂ A MOLDOVEI

FACULTATEA RADIOELECTRONICĂ ŞI TELECOMUNICAŢII CATEDRA TELECOMUNICAŢII

PROIECTAREA UNUI SISTEM PE BAZA

MICROPROCESORULUI I8080

Proiect de an la disciplina

” Microprocesoare în telecomunicaţii ”

A efectuat stud. gr.TLC-036

Coşcodan S.

A verificat Conf. univ., dr.

Nastas V.

Chişinău 2005

2

„APROB” Şeful catedrei „Telecomunicaţii” dr., conf. univ. Nicolae Bejan

ÎNSĂRCINARE PENTRU PROIECT DE AN

la disciplina „Microprocesoare în telecomunicaţii”

1. Student

_____________________________________grupa___________________

2. Tema proiectului

:________________________________________________________

_____________________________________________________________

3. Date iniţiale :

____________________________________________________________

_____________________________________________________________

_____________________________________________________________

Structura proiectului:

1. Foaie de titlu 2. Sarcina pr. an 3. Cuprins 4. Introducere 5. Scurte noţiuni teoretice

(Structura SMP proiectat) 6. Elaborarea unităţii

procesorului

7. Elaborarea unităţii de memorie

8. Elaborarea unităţii I/O 9. Bibliografie 10. Schema principială a

dispozitivului proiectat (cu respectarea regulilor standardelor, desen tehnic)

4. Program de lucru:

1. Data primirii însărcinării: ____________ 2. Termen executare 50% : ____________ 3. Termen susţinere : ____________

Executant: studentul _______________ (semnătură)

Conducător proiect: conf. univ., dr. ____________________V. Nastas

3

1. PROIECTUL DE AN

Scopul proiectului de an este aprofundarea cunoştinţelor practice în domeniul proiectării dispozitivelor numerice şi dispozitivelor de calcul, obţinerea deprinderilor de lucru cu literatura de specialitate, efectuarea studiilor bibliografice pe teme originale din domeniu. Proiectul de an se execută pe teme individuale şi se susţine în mod public de către fiecare student. La aprecierea lucrului studentului asupra proiectului se iau în consideraţie aşa criterii ca:

- soluţia tehnica – 3 puncte max., - calitatea susţinerii – 3 p. max., - calitatea descrierii tehnice – 2p. max., - calitatea materialului grafic – 1p. max., - originalitatea soluţiei tehnice – 1p. max.,

nota finală calculîndu-se ca suma aritmetică a punctelor acumulate conform fiecărui criteriu.

4

2. PROIECTAREA UNITĂŢII PROCESORULUI

2.2. Procesoare în baza circuitelor integrate mari (CIM) din familia I8080. În baza circuitelor integrate mari KP 580 se realizează procesoare cu magistrala de comandă de 8 biţi. Caracteristicile arhitecturii procesoarelor este determinată de compoziţia microprocesorului KP580BM80A. Microprocesorul KP580BM80A (fig. 2.1) reprezintă un procesor complet pe 8 biţi, fabricat după tehnologia nMOS cu tensiuni de alimentare +5, +12, -5 V şi consumul de curent 60, 40 şi 0,01 mA respectiv. Arhitectura procesoarelor în baza CIM KP580BM80A. Tipul şi formatul datelor pentru prelucrarea cărora este destinat microprocesorul sunt prezentate în fig. 2.2. Asupra octeţilor binari se efectuează operaţii de adunare, incrementare, decrementare. Asupra datelor binare – zecimale se efectuează operaţia de adunare şi incrementare Asupra datelor logice se efectuează respectiv operaţiile ŞI, SAU, SAU NEGAT, NEGARE, permutări ciclice. Asupra cuvintelor de 2 octeţi se efectuează operaţii aritmetice – adunare, incrementare, micşorare cu o unitate. Numerele binar – zecimale se reprezintă în cod binar, iar apoi cu ajutorul operaţiei de corecţie codul rezultat se transformă în binar – zecimal. Operaţiile logice se efectuează după regulile logicii binare. După rezultatele efectuării operaţiei se formează atributele semnului S, rezultatul nul Z, de transfer C din D7, transferului suplimentar AC din D3 şi paritate P. Atributele se folosesc în calitate de condiţii de dirijare cu procesul de calcul. Atributul de transfer poate fi folosit la efectuarea operaţiei de adunare/scădere în calitate de adunat/scăzut suplimentar, ce caracterizează rezultatul operaţiei precedente de adunare/scădere. Aceasta permite de a organiza uşor prin program executarea operaţiei de adunare/scădere. În operaţiile de permutare atributul de transfer C permite de a mări numărul de biţi cu unu a cuvântului permutat.

A15

01

A0

Adresa DM 64 Kbyte

0000

FFFF

ii+1

byte 0 byte 1 cuvînt

7

Fig.2.3 Conţinutul şi organizarea spaţiului de adresă a DM şi DE a МП

70Adresa

A7 A0

DM 256 byte7 0

Ff

Fig.2.4 Organizarea memoriei stive a МП КР580ВМ80А

5

Spaţiul de adrese a MP KP580BM80A o constituie spaţiul dispozitivelor de memorie externă şi memoria stivă. Spaţiul memoriei logice şi fizice este organizat sub forma unei consecutivităţi de octeţi cu volumul de 64 KB (fig. 2.3) şi se adresează ca cuvinte binare cu lungimea de 16 biţi. Aceste cuvinte se aranjează în ordinea creşterii adreselor de memorie şi se adresează după octetul inferior. În spaţiul de adrese se cuprind: memoria operativă şi memoria permanentă, unde se păstrează programele şi datele. În orice loc a spaţiului poate fi organizat un masiv cu acces serie după principiul “primul a intrat - primul deservit” cu volumul de până la 64 KO şi cu organizare logică 32KB X – 16. Apare posibilitatea de a organiza un masiv cu spaţiul de adrese alocate. Masivul se adresează cu cuvinte binare de 16 biţi, ce arată mărimea curentă a masivului – octetul superior este ultimul cuvânt încărcat în masiv. Dispozitivele externe sunt aranjate în spaţiul separat cu volumul de 256 octeţi, adresarea se efectuează cu adresă de 8 biţi. Memoria stivă fig.2.4 reprezintă o memorie statică cu acces aliator, organizată din 6 registre de 16 biţi. Trei registre de uz general (BC, DE, HL) pot fi adresate bit cu bit sau ca registre perechi pe 16 biţi. În primul caz registrele se folosesc pentru păstrarea datelor, în al doilea pentru păstrarea adreselor sau cuvintelor de date de 2 octeţi. Octetul superior al registrului PSW se utilizează în calitate de acumulator, octetul inferior pentru păstrarea atributelor. Pentru adresarea octeţilor se utilizează coduri de 3 biţi 000...111, pentru adresarea cuvintelor de 2 octeţi – coduri de 2 biţi 00...11. Registrul SP este destinat pentru păstrarea adreselor de sus a memoriei stivă şi se adresează cu cod de 2 biţi 11. Alt registru de 16 biţi, contor programabil PC, este utilizat pentru adresarea comenzilor. Pentru adresarea impusă a comenzilor se foloseşte adresarea nemijlocită cu 16 biţi, ceea ce permite de a efectua trecerile în limitele spaţiul total a adreselor dispozitivului de memorie. Microprocesorul adresează datele în dispozitivul de memorie ce se găsesc în program, după adresele spaţiilor dispozitivelor de memorie şi externe, listelor de date. Pentru adresarea datelor din memorie se utilizează nemijlocit adresarea directă şi tangenţială. Operandul nemijlocit poate fi un număr de 8 sau 16 biţi, adresa directă întotdeauna de 16 biţi. Registrul de bază – indicatorul adresei tangenţiale este perechea HL, dar se mai utilizează de asemenea şi perechile BC, DE. Memoria stivă se adresează cu ajutorul indicatorului stivei SP – la introducerea în memoria stivă adresele sunt egale respectiv SP–1 şi SP–2, iar la citire - SP şi SP+1, conţinutul indicatorului memoriei stivă după introducere devine egal cu SP+2. Pentru adresarea dispozitivelor externe se foloseşte numai adresarea directă pe 8 biţi. Pentru adresarea registrelor memoriei interne – adresare tip registru. Formatul comenzilor KP580BM80A este monoadresabil. Comenzile sunt reprezentate cu unu, doi, trei octeţi (fig. 2.5). Formatul monooctet este utilizat pentru codarea comenzilor cu adresare la registrul de memorie, dispozitivelor cu adresare tangenţială a memoriei stive. Formatele de doi sau trei octeţi sunt folosite pentru codarea comenzilor cu adresare nemijlocită li directă. În cel de-al doilea octet a formatului cu doi octeţi se indică octetul datelor sau adresa de 8 biţi a dispozitivului extern, iar în cel cu trei octeţi – în al doilea şi al treilea octet se indică un cuvânt de date sau adresa memoriei. Comenzile se păstrează în celula de memorie vecină şi se adresează după primul octet, cu toate acestea cuvintele de doi octeţi de date şi adrese se aranjează în ordinea creşterii adresei dispozitivului de memorie – la început octeţii inferiori, iar apoi cei superiori. Setul de comenzi a MP KP580BM80A constă din grupul comenzilor de transfer, aritmetice, logice şi de dirijare. Comenzile de transfer (tab. 2.1) includ 17 tipuri. Comenzile de transfer (MOV D, S) execută transferul octeţilor între registrele de bază sau registrele şi celulele dispozitivelor de memorie cu utilizarea adresării indirecte prin perechea HL.

6

Comenzile încărcării nemijlocite (MVI D, D8) execută încărcarea registrelor de bază sau a celulelor cu octeţi de date. Comenzile de memorare a acumulatorului execută transferul între acumulator şi memorie utilizând adresarea directă (LDA, ADR, STA ADR) sau indirectă prin perechile de registre BC şi DE (LDAX Z, STAX Z). Comenzile de memorare a registrului HL (LHLD ADR, SHLD ADR) efectuează transferul între registrele HL şi dispozitivul de memorie cu utilizarea adresării directe. Adresa octetului inferior este indicată în octetul doi şi trei a comenzii, iar adresa octetului superior este calculată prin majorarea cu o unitate a adresei octetului superior. Comenzile încărcării nemijlocite (LX1 X, D16) execută încărcarea perechilor de registre şi indicatorului memoriei stive. Comenzile introducerii în masiv (PUSH Y) şi citirii din stivă (POP Y) execută operaţii de transfer a cuvintelor de doi octeţi între registrele PSW, BC, DE, HL şi stivă. Comenzile de schimb (XCHG, XTHL) execută schimbul cu cuvinte de doi octeţi între registrele HL şi DE, HL şi vârful stivei. Comenzile de intrare/ieşire (IN N, OUT N) execută transmiterea datelor între dispozitivele externe şi acumulator. Comenzile aritmetice şi logice (tab. 2.2) includ 29 de tipuri. Comenzile de adunare (ADD S), adunare cu transfer (ADC S), decrementare (SUB S), ŞI logic (ANA S) şi SAU logic (ORA S), SAU NEGAT (XRA S), comparaţie (CMP S) executa operaţii logice şi aritmetice asupra conţinutului acumulatorului sau celulelor de memorie, adresate de registrul HL. Comenzile similare ADI D8, ACT D8, SUI D8, SBI D8, ANI D8, XRI D8, ORI D8 CPI D8 execută operaţii cu operandul nemijlocit D8. După rezultatele operaţiei se modifică toate fanioanele. În comenzile de comparaţie rezultatele nu se fixează. Comenzile de incrementare/decrementare execută operaţiile de adunare/scădere cu o unitate la conţinutul registrelor de un octet sau celulelor de memorie adresate de perechea de registre HL (INR D, DCR D) sau registre de doi octeţi BC, DE, HL, SP (INX X, DCX X). În operaţiile cu octeţi se modifică toate fanioanele în afară de cel de transfer, în operaţiile cu cuvinte de doi octeţi fanioanele nu se modifică. Comanda corecţiei zecimale (DAA) transformă rezultatul binar al adunării numerelor binar – zecimale al acumulatorului – la jumătate de octet a rezultatului adună 6, dacă valoarea semioctetului este mai mare ca 9 sau sunt instalate fanioanele AC pentru octetul inferior şi C pentru octetul superior. După rezultat se modifică toate fanioanele. Comenzile de permutare execută permutarea ciclică a conţinutului acumulatorului cu bit la stânga sau la dreapta cu umplerea fanionului de transfer (RLC RRC) sau cu conectarea fanionului de transfer în circuitul de mutare (RAL, RAR). Comenzile CMA, STC, CMC execută respectiv: inversia conţinutului acumulatorului, stabilire şi inversia fanionului C.

Comenzile de dirijare (tab.2.3) includ 32 tipuri. Comenzile de salt necondiţionat JMP ADR şi condiţionat (Jcc ADR) modifică consecutivitatea

executării comenzilor prin introducerea în contorul de program a adresei de trecere aflată în octetul 2 şi 3 a comenzii.

Comenzile de întoarcere necondiţionate şi condiţionate din subprogram restabilesc din memoria stivă în contorul programabil adresa de întoarcere. În comenzile condiţionate trecerea este efectuată în dependenţă de atributul analizat, în caz contrar se execută comanda următoare.

Comenzile stabilire/resetare a bistabilului permiterii întreruperilor (EI, DI) execută permisiunea de program sau interzicerea întreruperilor.

Comanda de oprire (HLT) conectează procesorul în stare de oprire.

7

Comanda NOP nu execută nici un fel de operaţie în procesor, decît modificarea conţinutului contorului programabil în valoarea +1.

Setul de întreruperi a MP KP580BM80A are mijloace de deservire numai a cererilor externe de tip vectorial. Întreruperi mascate de bistabilul INTE. Tipul întreruperilor este determinat de codul vectorului de întrerupere, emis de sursă, prin comanda de un octet RSTV sau comanda de trei octeţi CALL ADR V. În primul caz procesorul poate deservi 8 tipuri de cereri de întreruperi, adresa subprogramelor – cărora se află în regiunea iniţială a adreselor din memorie 0, 8, 10, 18, 20, 28, 30, 3816. este nevoie de numai 64 octeţi din dispozitivul de memorie cu 8 octeţi pentru fiecare întrerupere. În al doilea caz adresa subprogramelor poate fi plasată în orice loc a memoriei.

Numărul cererilor deservite este limitat numai de volumul memoriei. Structura MP KP580BM80A este organizat în baza unei singure magistrale de date pe 8 biţi (fig.

2.6). Blocul unităţii aritmetico-logice (UAL) execută toate operaţiile aritmetice şi logice asupra numerelor în cod binar paralel de 8 biţi. Numerele înainte de operare sunt memorate în registrele bufer BP (registru temporar), BA (acumulator temporar). Rezultatul operaţiilor se retransmite prin magistrala internă în acumulator sau în registrul de uz general, iar atributele rezultatului se înscriu în registrul F. Conţinutul acumulatorului şi registrului face schimb cu dispozitivul de memorie sau blocul de registre prin magistrala internă de date. În UAL de asemenea, se execută operaţia de adunare a două numere ce se află în registre de 16 biţi HL, BC, DE, SP.

Memoria stivă conţine respectiv, registre de bază şi mijloace de prelucrare a adreselor. Memoria stivă în afară de registrele accesibile programabil BC, DE, HL, SP, PC conţine şi registrul bufer WZ destinat pentru păstrarea octeţilor 2 şi 3 a comenzilor de trecere înainte ca ele să fie trecute în contorul programabil. Memoria stivă comunică cu magistrala de date printr-un canal multiplexat pe 8 biţi. Mijloacele de prelucrare a adreselor permit, fără utilizarea UAL, de a efectua operaţii de modificare a adreselor de 16 biţi în ±1. Conţinutul indicatorului memorie stive şi contorului de program se modifică la adresarea către masiv şi la adresarea comenzilor. Conţinutul registrelor BC, DE, HL se modifică după comenzile de incrementare/decrementare.

Mijloacele de prelucrare a adreselor includ registrul bufer a adreselor (RBA) şi circuitul de incrementare/decrementare. Cu ajutorul lui conţinutul registrului bufer de adrese poate fi transmis cu modificările ±1 sau fără modificări la intrarea oricărui registru BC, DE, HL, SP sau PC. RBA utilizat de

F1F2

RES

RDY

SYNC

HOLD

INT

HLDA

WRDBIN

D7...D0

A15...A Magistralade adresă

8

Pauză

KP580ВМ80А

INTE

Sincronizarea

Setarea iniţială Impuls de sincronizare a ciclului de magistrală

Întrerupere

Magistralade date

Recepţie Înscriere

Acceptarea întreruperii

16

Fig. 2.7. Destinaţia pinilor МР КР580ВМ80А

Cerere magistrală

WAIT Acceptare cerere magistrală

Întrerupere

8

asemenea pentru păstrarea adreselor la transmiterea lor magistrala externă de adrese. Adresele se transmit magistrala externă de adrese prin intermediul buferului de adrese de 16 biţi (BA), care reprezintă un formator cu 3 stări. Se conectează cu magistrala de adrese a procesorului prin pinii A15...A0. Prezenţa stării a treia, de deconectare, permite de a cupla MP la magistrala comună a microcalculatorului.

Buferul magistralei de date (BMD) este bidirecţional pe 8 biţi şi are 3 stări. Este destinat pentru interconectarea cu magistrala externă de date prin pinii D7...D0. În regim de citire informaţia din magistrala internă se încarcă în registrul bufer, iar apoi se transmite pe magistrala externă prin intermediul formatoarelor. La citire datele din magistrala externă prin formatoare nemijlocit se transmit prin magistrala internă. Registrul bufer al datelor în acest caz se deconectează. De asemenea el se deconectează şi la îndeplinirea operaţiilor ce nu sunt legate de transmitere a informaţiei de către procesor.

Blocul de dirijare şi sincronizare este destinat pentru formarea semnalelor de dirijare cu micro-operaţiunile pentru executarea comenzilor şi semnalelor de dirijare şi sincronizare externă. Semnalele se formează în baza codului operaţiei comenzii, ce se păstrează în registrul de comenzi RC. Destinaţia pinilor MP KP580BM80A este prezentată în fig.2.7, iar diagramele în timp în fig.2.8.

Microprocesorul este sincronizat cu două consecutivităţi de impulsuri de sincronizare cu amplitudinea de +12V. Consecutivitatea F1 impune durata tactului. Consecutivitatea din trei, patru sau cinci tacte formează codul de maşină, în decursul căruia procesorul se adresează către dispozitivele externe, dispozitivele de memorie sau primeşte comenzile de întrerupere. În fiecare ciclu de maşină se emite un impuls de sincronizare a începutului ciclului la intrarea SYNC. Pentru executarea comenzii, în dependenţă de formatul şi tipul ei este necesar de la 1 pînă la 5 cicluri de maşină. Formatul octeţilor de stare, în dependenţă de tipul ciclului de maşină, este arătat în fig.2.9. Octetul de stare este utilizat pentru formarea semnalelor de dirijare necesare în ciclu. Pentru evidenţierea lui din fluxul de informaţie în magistrala de date se utilizează impulsul de sincronizare a începutului ciclului la intrare SYNC.

În tactul T2 procesorul testează posibilitatea de schimb, informaţia despre care vine prin intrarea RDY. Dacă RDY=1 (cu 120 ns pînă la finisarea impulsului F2) în tactul T3 se execută citirea sau înscrierea. În regimul de citire se emite un semnal de recepţie din magistrala de date la ieşirea DBIN, în regim de înscrierea – semnalul de înscriere la ieşirea WR . Dacă RDY=0 (de asemenea, cu 120 ns până la finisarea impulsului F2), în tactul T2 MP trece în regim de aşteptare, executând tactele TW. La ieşirile DBIN şi WR , în acest caz se formează semnale de recepţie sau înscriere în dependenţă de tipul ciclului, iar la ieşirea WAIT se formează atributul regimului de aşteptare. La apariţia semnalului de început RDY=1 MP iese din regimul de aşteptare şi trece la executarea tactului T3. În aşa mod se atinge lungimea necesară a semnalelor de citire/înscriere pentru lucrul dispozitivelor de memorie cu rapiditate diferită.

După semnalul de captare la intrarea HOLD (cu 140 ns pînă la finisarea impulsului F2), care de asemenea este recepţionat şi în tactul T2, MP trece în regim de captare, în care el se decuplează de la ieşirile magistralei de adrese şi de date, pentru ca magistralele de sistem să poată prelua dispozitivul ce a generat semnalul de captare. Aşa dispozitiv cel mai des este canalul de acces direct la memorie (DMA). MP se deconectează de la magistrale, după terminarea operaţiei de citire sau înscriere, generând la ieşirea HLDA un semnal de confirmare a captării (HLDA=1). El poate îndeplini în acelaşi timp comenzile de operaţii necesare în tactele T4, T5. După resetarea semnalului de captare (HOLD=0) MP trece la executarea tactului T1 a următorului ciclu de maşină. Semnalul la ieşire se scoate (HLDA=0), MP e comutează la magistrale.

La aplicarea semnalului de întreruperi la intrarea INT, cu condiţia că întreruperile sunt permise (INTE=1), MP trece la executarea ciclurilor de întreruperi, în care citeşte comanda întreruperii şi setează INTE=0, mascînd intrarea INT şi interzicând recepţia următoarelor cereri de întreruperi. În următoarele două cicluri conţinutul contorului de program se încarcă în memoria stivă, iar în contor se înscrie adresa

9

dispozitivului de memorie unde se păstrează adresa trecerii la subprogramul de deservire a cererilor de întreruperi.

După semnalul de resetare la intrarea RES, durata căruia trebuie să depăşească trei tacte, procesorul trace în regim de iniţializare. În PC se înscrie adresa zero, după MP trece la programul de iniţializare. Semnalul de resetare este necesar de generat la conectarea alimentării.

În regim de oprire procesorul trece după comanda HLT. Din starea de oprire procesorul iese la aplicarea semnalului întreruperii.

Procesoare în baza MP KP580BM80A cu o singură magistrală de sistem. Pentru construcţia procesorului în baza CIM KP580BM80A este nevoie de un bloc de sincronizare externă şi mijloace cu interfaţa magistralei de sistem. Blocul de sincronizare generează impulsuri de sincronizare la intrările F1 şi F2 a microprocesorului, asigură sincronizarea semnalelor de iniţializare şi accesibilitate a magistralei, generează strobarea înscrierii octetului de stare în registrul de stare, impulsuri pentru sincronizarea dispozitivelor de intrare/ieşire ce sunt conectate la magistrala de sistem. Blocul sincronizării procesorului este realizat pe baza generatorului de sistem KP580ФГ24.

Microcircuitul KP580ФГ24 (fig. 2.10) este fabricat după tehnologia bipolară, curentul consumat 15 şi 12 mA de la sursele +5, +12 V respectiv. Semnalele de sincronizare formate de generatorul de tact sunt stabilizate cu ajutorul rezonatorului de cuarţ cu frecvenţa de pînă la 27 MHz. Destinaţia pinilor şi diagramele în timp a microcircuitului sunt prezentate în fig. 2.11.

Microprocesorul KP580BM80A este proiectat pentru funcţionarea cu magistrala de sistem compusă din magistralele de date şi adrese separate. Setul de comenzi a microprocesorului KP580BM80A conţine comenzi de intrare/ieşire, ceea ce permite de a adresa separat dispozitivul de memorie şi dispozitivele externe prin generarea semnalelor separate de dirijare: citirea memoriei RM şi înscrierea în memoria WM, citirea intrare/ieşire RI/O şi înscrierea intrare/ieşire WI/O şi de asemenea semnalul de citire a comenzii de întreruperi IRQ. Dispozitivele externe pot fi analizate ca celule de memorie în spaţiul comun de adrese. Ca atribut distinctiv îl constituie unul sau doi biţi ai adresei, de exemplu A15. Dacă A15=0, se adresează dispozitivul de memorie, dacă A15=1, se adresează dispozitivele externe. Prin aşa metodă de adresare (cu câmp comun de adrese) volumul dispozitivului de memorie se micşorează şi constituie 32 KB, însă apare posibilitatea de utilizare a tuturor comenzilor pentru adresarea la memorie. Interfaţa magistralei de sistem este realizată cu ajutorul formatoarelor magistralei de adrese FMA şi magistralei de date FMD, registrului PC şi formatoarelor semnalelor de comandă FSC. Formatoarele de magistrală asigură capacitatea necesară. Formatorul magistralei de date – bidirecţional, magistralei de adrese – unidirecţional. Pentru funcţionarea canalului se utilizează formatoare de magistrală cu trei stări la ieşire şi cu posibilitatea deconectării lor de la magistrala de sistem. Magistrala de adrese a MP KP580BM80A are următorii parametri electrici: tensiunea „0” logic – 0,45 V; tensiunea „1” logic – 3,7 V; curentul sarcinii – 1,9 mA. Magistrala de date a procesorului D7...D0 are un nivel minim a semnalului de intrare de 3,3 V; capacitatea minimă a sarcinii nu mai mare de 1,7 mA. Formatoarele de magistrală sunt selectate în conformitate cu cerinţele parametrilor sistemului. În cele mai multe cazuri aceste cerinţe sunt satisfăcute de microcircuitele KP580BA86/ KP580BA7. Microcircuitele KP580BA86/ KP580BA7 (fig. 2.12) reprezintă formatoare de magistrală bidirecţionale cu 3 stări stabile la ieşire, fabricate după tehnologia bipolară, sunt alimentate de la sursa de +5V şi consumă curenţi de 160 şi 130 mA respectiv. Destinaţia pinilor şi diagramele în timp sunt prezentate în fig. 2.13. Canalul A asigură curentul de sarcină – 15 mA, canalul B – 32 mA. Direcţia de transmitere se alege cu ajutorul semnalului la intrarea T. Microcircuitul KP580BA86 asigură transmiterea

10

fără inversie, microcircuitul KP580BA87 – cu inversie. Intrarea OE este utilizată pentru dirijarea cu permisiunea transmiterii. Registrul de stare recepţionează byţii de stare şi îi păstrează în decursul executării ciclului de maşină. Pentru realizarea registrului de stare se utilizează circuitele integrate KP580ИР82/KP580ИР83.

KP580ИР82

DI7...DI0 DO7...DO0

STB OE

Intrare Ieşire

Intrare Ieşire

Acceptarea transmiterii 0 – permis 1 – ieşire deconectată

KP580ИР83

DI7...DI0 DO7...DO0

STB OE

a

DI

Acceptarea transmiterii 0 – permis 1 – ieşire deconectată

STB

OE

DO

>0 >25ns

>15ns

5...30/22ns

10...45/10ns

5...18ns 10...30ns

b

Strobareaî]nscrierii

Strobareaî]nscrierii

Fig. 2.15. Destinaţia pinilor CI KP580ИР82, KP580ИР83 şi diagramele în timp

11

Microcircuitele KP580ИР82/KP580ИР83 (fig. 2.14) reprezintă nişte registre de 8 biţi, fabricate după tehnologia bipolară, se alimentează de la sursa +5 V şi consumă curentul de 160 mA. Destinaţia pinilor KP580ИР82, KP580ИР83 şi diagramele în timp sunt prezentate în fig. 2.15. Informaţia în registre se înscrie prin intrările DI, când STB=1, iar se citeşte la ieşirile DO în cod direct pentru KP580ИР82 şi în cod invers pentru KP580ИР83 la aplicarea semnalului OE . Pentru 1=OE ieşirile sunt debranşate. Microcircuitele asigură un curent de sarcină 32 mA şi pot fi utilizate şi în calitate de formatoare de magistrală.

KP580ИР8

DI7...DI0 DO7...DO0

STB OE

Intrare/Ieşire A

Acceptarea transmiterii 0 – permis 1 – ieşire deconectată

KP580ИР8

DI7...DI0 DO7...DO0

STB OE

a

A7...A0

OE

B7...B0

T

b

5 30/22ns

>5ns >10ns

5...18ns 10...30ns

Intrare/Ieşire B

Direcţia de transmitere 0 - A→B 1 - B→A

Intrare/Ieşire A Intrare/Ieşire B

Direcţia de transmitere 0 - A→B 1 - A→B

Acceptarea transmiterii 0 – permis 1 – ieşire deconectată

Fig. 2.13. Destinaţia pinilor CI КР580ВМ86А, КР580ВА87 şi diagramele în timp.

12

Pentru formarea semnalelor de dirijare RM, WM, RI/O, WI/O, IRQ se folosesc biţii de adresare la DM, DE, de permitere a întreruperii a bytului de stare şi semnalele de ieşire a microprocesorului DBIN, WR . Următorii biţi pot fi utilizaţi pentru dirijarea subcomenzii funcţionării procesorului (M1) şi altele. Pentru funcţionarea canalului de acces direct la memorie formatoarele semnalelor de comandă trebuie executate după circuitul ŞI-NU cu colector deschis pentru a permite conectarea după circuitul SAU MONTAT cu semnale de comandă formate de canalul accesului direct la memorie. Structura procesorului în baza CIM KP580 cu magistrala de sistem monoutilizator este arătată în fig. 2.16. Generatorul de tact este stabilizat cu rezonator de cuarţ. Semnalul iniţial de setare este generat la conectarea alimentării şi de la butonul RESET şi se utilizează pentru setarea iniţială a MP. Semnalele de pornire vin de la magistrala de sistem sau de la alte surse, aşa ca circuite de dirijare cu pornirea/oprirea hard, funcţionarea procesorului în regim de comandă sau pas cu pas şi altele. Procesorul normal se menţine în stare de pornire. Pentru introducerea lui în regim de aşteptare este nevoie de generat semnalele RDY 1,2=0 la sfârşitul tactului T1. Aşa organizare a dirijării cu starea de aşteptare permite de a obţine o rapiditate maximă şi nu necesită circuite pentru generarea stării de pornire. Însă la proiectarea sistemei este necesar minuţios de analizat funcţionarea în timp a tuturor dispozitivelor conectate la magistrala de sistem. De obicei această metodă de dirijare cu starea de aşteptare este utilizată în sisteme microprocesorale mici. Pentru sincronizarea dispozitivelor I/O în magistrala de sistem se folosesc impulsuri de sincronizare de la pinul F2TTL formatoarele magistralelor (FMA şi FMD) sunt realizate în baza microcircuitului integrat KP580BA86. Direcţia transmiterii FMD este comutată de semnalul DBIN a microprocesorului. Formatoarele cuplează microprocesorul cu magistrala de date D7...D0 şi magistrala de adrese A15...A0 când 0=BUSE . La utilizarea canalului de acces direct la memorie semnalul la acest pin este format de controlerul accesului direct la memorie. MP interacţionează cu controlerul accesului direct la memorie prin semnalele de linie HOLD, HLDA. Dacă canalul accesului direct la memorie nu se utilizează, atunci 0=BUSE şi HOLD=0. Registrul stării este realizat în baza microcircuitului integrat KP580ИP82, formatoarele semnalelor de comandă cu citirea din memorie ( MRD ), înscriere în memorie ( MWR ), citirii dispozitivelor externe ( IOR ), înscrierii în dispozitivul extern ( IOW ) – în baza elementelor logice ŞI – NU cu colector deschis. Diagramele în timp a funcţionării magistralei de sistem sunt determinate de microprocesor cu considerarea reţinerilor în timp a circuitelor integrate. Formatoarele magistralei de date, registrul de stare şi formatorul semnalelor de comandă sunt realizate în baza microcircuitelor integrate KP580BK28/ KP580BK38. Microcircuitul KP580BK28/ KP580BK38 (fig. 2.17) este fabricat după tehnologia bipolară, se alimentează de la sursa -5 V şi consumă curentul 140...190 mA. Destinaţia pinilor şi diagramele în timp de funcţionare a microcircuitelor sunt prezentate în fig. 2.18 şi 2.19. Microcircuitul asigură un curent de sarcină la ieşirea magistralei de date şi semnalelor de comandă de 90 mA, la ieşirea INTA - 5mA. Când conectăm ieşirea INTA la sursa +12 V prin rezistorul de ΩK1 în ciclul de întrerupere pe magistrala de date D7...D0 automat se formează codul comenzii RST7. La deservirea întreruperii cu utilizarea comenzii CALL ADR V la intrarea INTA se formează trei impulsuri de confirmare a întreruperii. Microcircuitul KP580BK38 spre deosebire de KP580BK28 formează semnale de comandă cu înscrierea ce se încep cu un tact mai devreme (fig. 2.19). Structura procesorului în baza CIM KP580 cu utilizarea microcircuitul KP580BK28 este arătată în fig. 2.20, destinaţia pinilor interfeţei sistemului în fig. 2.21. Diagrama în timp de funcţionare a interfeţei este determinată de microcircuitul KP580BK28.

13

Procesoare în baza CIM KP580 cu magistrală de sistem multiutilizator. Pentru funcţionarea cu magistrala de sistem multiutilizator este nevoie de mijloace de arbitraj şi dirijare cu accesul la magistrală. În familia KP580 în aceste scopuri se utilizează microcircuitul integrat KP580BГ18 – controlerul magistralei. Microcircuitul KP580BГ18 (fig. 2.22) dirijează cu accesul la magistrala de sistem, sincronizează şi formează semnale de comandă cu operaţiile de citire/înscriere în magistrala de sistem. El este fabricat după tehnologia bipolară, se alimentează de la sursa +5 V şi consumă curentul de 200...240 mA. În componenţa circuitului integrat intră un element de decizie, circuitul de sincronizare şi generatorul semnalelor de comandă cu operaţiile de citire/înscriere. Destinaţia pinilor microcircuitului este prezentată în fig. 2.23, iar diagramele de funcţionare în timp – fig. 2.24 şi 2.25. Controlerul primeşte cererile de acces la magistrala de sistem prin intrările 1BCR , 2BCR (fig. 2.24) şi îi memorează după poziţia înscrisă

TANK Quartz X1

X2

RESI

RDYI

SSTB SYNC

RDY

RES

F1 F2

F2TTL

RDY1

RDY2

RESI

F1F2

F2TTL

RES

RES

RDY

SYNC

HOLD

INT

HLDA

WRDBIN

D7...D0

A15...A0 16

8

16

1

D07

A15...A0

BUSE

MRD

IORD

IOWR

INTA

MWR

STB

D7...D0

INT

HOLD

1

1

A B

OET

KP580ГФ24 KP580ВМ80А KP580ВФ86 2

KP580ИР28

Fig. 2.17. Structura procesorului în baza MC KP580

A B

OET

1 1 1

8

D06 D05 D04D03 D02D01D00

OE

1

&

&

&

&

&

D7...D0

KP580ВФ86

8

14

la intrarea RSTB , care este asincronă în comparaţie cu procesele ce au loc în magistrala de sistem. Următoarele două impulsuri de sincronizare la intrarea BCLK setează cererea de prelucrare a priorităţilor la ieşirea 0=BREQ şi următoarele priorităţi la ieşirea 1=BPRO . Semnalul de la ieşirea

BREQ este prelucrat circuitul de prelucrare a priorităţilor împreună cu cererile de la alte surse, iar

semnalul de la ieşirea BPRO blochează controlerul cu priorităţi mai inferioare în circuitul de prelucrare consecutivă a priorităţilor. Accesul la magistrală se începe după stării de permisiune la intrările

0=BPRN şi 1=BUSY . Controlerul setează semnalul de ocupare la ieşirea 0=BUSY , informând alte surse de cereri despre captarea magistralei, şi semnalul de permitere a formatorilor de magistrale la ieşirea 0=ADE , ce permite funcţionarea interfeţei magistralei. Controlerul pierde accesul la magistrală când procesorul termină operaţiile cu magistrala (de exemplu, trece în stare de oprire) sau când în magistrală apare o cerere cu prioritate mai înaltă (la intrarea 1=BPRN ), însă după finisarea operaţiei de retransmitere.

8 8

HLDA WRDBIN

D7...D0 DI7...DI0

BUSE

MEMR MEMW

IOR IOW

KP580ВК28/38

SSTB

INTA

Fig.2.18 Destinaţia pinilor CI KP580BK28/KP580BK38

Magistrala de date a MP KP580BM80A

Recepţie Emisie

Magistrala de date a sistemei

Confirmarea întreruperii

Confirmarea întreruperii

Citirea din Mem. Înscriere în Mem. Citirea din Mem.Înscriere în Mem.

15

TANK Quartz X1

X2

RESI

RDYI

SSTB SYNC

RDY

RES

F1 F2

F2TTL

RDY1

RDY2

RESI

F1F2

F2TTL

RES

RES

RDY

SYNC

HOLD

INT HLDA

WRDBIN

D7...D0

A15...A0 16

8

16

8 D7...D0

A15...A0

BUSE MEMR MEMW IOR

INTA IOW

HLDA

HLDA WRDBIN

D7...D0 D7...D0BUSE

MEMR MEMW

IOR

INTA IOW INT

HOLD

1

1

A B

OET

KP580ГФ24 KP580ВМ80А KP580ВФ86 2

KP580ВК28

Fig. 2.20. Structura microprocesorului în baza MC KP580 cu controler de sistem KP580BK28

SSTB

Procesorul păstrează accesul la magistrală prin semnalul 1=OVRD . Permiţând accesul la magistrală controlerul transmite la ieşire semnale de dirijare cu citirea/înscrierea (fig. 2.25) MRDC , MWTC , IORC , IOWC şi cereri de intrare pentru dirijarea cu intrările MRDR , MWTR , IORR , IOWR . La ieşirea RDD se formează semnalul ce arată direcţia transmiterii (1 – citire, 0 – înscriere), iar la ieşirea ANYR - semnalul de cereri generale asupra operaţilor în magistrală. Semnalul de direcţie a transmiterii se formează prin metoda sumării logice a semnalelor de citire la intrare şi poate fi utilizat pentru dirijarea direcţiei transmiterii în formatorii bidirecţionali a magistralei de date a interfeţei magistralei de sistem. Semnalul de ieşire a cererii generale de citire/înscriere se formează prin sumarea logică a tuturor cererilor de intrare pentru citire/înscriere şi poate fi folosit pentru sincronizarea începutului şi sfârşitului semnalelor de ieşire ce dirijează citirea/înscrierea. Începutul operaţiei pe magistrală este iniţiat de frontul semnalului la intrarea XSTR sau cu semnalul ADE , şi se termină cu frontul din spate a semnalului XCP . Cu toate acestea semnalul de start poate fi setat în ciclul curent de acces la magistrală, datorită acestui fapt, ciclul următor de schimb pe magistrală poate să înceapă nemijlocit după terminarea ciclului curent. Dacă ciclul a început ( 0=XCY ), însă nu apare cererea de acces la magistrală ( 1=BREQ ) şi nu sunt alte cereri de citire/înscriere la intrare, atunci magistrala trebuie eliberată. Aceasta permite de a elibera magistrala atunci când se generează cererea magistralei, însă procesorul se află în stare de OPRIRE. Structura procesorului cu magistrală de sistem multiutilizator cu utilizarea controlerului magistralei de sistem KP580BГ18 este prezentată în fig. 2.26. Începutul şi sfârşitul ciclului de acces la magistrală se sincronizează cu fronturile semnalului cererii totale ANYR . La intrările 1BCR , 2BCR se aplică biţii de stare de confirmare a întreruperii şi oprire de la ieşirile respective a magistralei de date a procesorului.

16

Magistrala de sistem este cerută dacă procesorul nu se află în stare de oprire sau deserveşte vre-o întrerupere. La intrarea OVRD starea 1 permite de a executa comenzi cu suprapunerea ciclurilor, RC – circuitul la intrarea DLAD asigură reţinerea necesară (50...200 ns) a semnalelor de comandă. Procesorul eliberează magistrala de sistem în starea de aşteptare, şi nu de captare, ca în cazul cu magistrala c canal DMA. În această stare el intră când 1=ADE . Cu toate acestea formatoarele de magistrale se decuplează de la magistralele de sistem de adrese şi date (intrarea captării HOLD nu se utilizează, HOLD=0). Procesorul normal este menţinut în stare de aşteptare şi iese din ea când 0=ADE . Când procesorul este gata aceasta se indică cu semnalul confirmării schimbului la intrare XACK . Pentru ca procesorul în timpul schimbului să nu formeze tacte de aşteptare, semnalul XACK la intrare ( 0=XACK ) este necesar de generat la începutul tactului T2. Reţinerea apariţiei lui asigură un număr necesar de tacte de aşteptare. Numărul lor este determinat din relaţii de timp între dispozitivele de memorie şi dispozitivele externe. Semnalele XACK sunt formate de orice dispozitiv şi se sumează în circuitul cu colector deschis. De obicei, semnalele confirmării schimbului sunt formate după semnalele citire/înscriere, care pentru asigurarea transferului fără tacte de aşteptare trebuie să se înceapă odată cu tactul T2. În acest controlerul de sistem este realizat în baza microcircuitului KP580BK38. În procesorul cu magistrală de sistem multiutilizator se organizează o magistrală locală internă, la care se conectează dispozitivele de memorie şi dispozitivele externe locale. Structura procesorului cu magistrală locală este arătată în fig. 2.27, iar componenţa interfeţei de sistem – în fig. 2.28. Arhitectura magistralei locale repetă structura magistralei de sistem cu monoutilizator cu canal DMA (fig. 2.21). Interfaţa magistralei de sistem multiutilizator este realizată în baza FMA şi FMD, realizate în baza microcircuitului integrat KP580BA87. Spaţiile de adrese a dispozitivului de memorie între magistrala locală şi cea de sistem se delimitează cu ajutorul selectorului de adrese (SA). Nivelul „0” a semnalului selectorului de adrese permite accesul la dispozitivul de memorie local şi blochează funcţionarea controlerului magistralei, care la rândul său deconectează formatoarele de magistrale. Procesorul, cu toate acestea, se află în stare gata şi trece în starea de aşteptare când RDY1=0. Diagramele în timp a funcţionării magistralei de sistem le formează controlerul KP580BГ18, iar a magistralei locale de controlerul KP580BK38.

2.3. Procesoarele în baza CIM de tipul 8085A În baza CIM MP 8085Ase realizează procesoare cu magistrala de sistem pe 8 biţi, compatibile cu procesoarele în baza CIM KP580. Microprocesorul 8085A (fig. 2.29) este complet compatibil prin soft cu microprocesorul KP580BM80A, însă se alimentează de la o singură sursă de alimentare +5 V. MP 8085A este fabricat după tehnologia CMOS. Microprocesorul prelucrează aceleaşi tipuri şi formate de date, adresează spaţiul de memorie de până la 64 KB, dispune de aceleaşi metode de adresare şi seturi de comenzi, extinsă cu două comenzi specializate. Structura MP 8085A este organizată la fel ca şi cea a MP KP580BM80A, destinaţia pinilor este prezentată în fig. 2. 31. Spre deosebire de MP KP580BM80A, MP 8085A are un generator de tact integrat ce îndeplineşte funcţii identice cu CI KP580ГФ24. El asigură sincronizarea microprocesorului şi intercalarea în timp a semnalelor de inţiere 1RES şi pornire RDY. Frecvenţa generatorului este determinată de rezonatorul de cuarţ extern, circuitul RC, conturul LC sau de sursa externă conectată la intrările X1 şi X2. La ieşirile CLKO şi RESO sunt transmise semnalele de sincronizare şi iniţiere a dispozitivelor I/O, conectate la magistrala de sistem. Controlerul de sistem intern generează semnale de

17

citire/înscriere comune pentru dispozitivele de memorie şi dispozitivele externe la trei ieşiri stabile RD , WR iar pentru separarea accesului către dispozitivele de memorie şi dispozitivele externe se utilizează ieşirea MIO / . Magistrala de adrese este mixtă – la pinii A15...A8 se transmite adresa dispozitivului de memorie sau adresa dispozitivului extern A7...A0 pe tot intervalul de adresare la DM/DE, iar la pinii AD7...AD0 – în regim separare a timpului la început adresa DM/DE A7...A0, iar apoi datele. Adresa pe magistrală AD7...AD0 se petrece cu strobarea adresei la ieşirea ALE, după care ea se fixează în registrul extern. Starea procesorului este transmisă la ieşirile ST1, ST0, unde ST0 determină ciclul înscrierii, iar ST1 – ciclul citirii. Procesorul posedă mijloace de prelucrare a întreruperilor de la cinci intrări. Intrarea INT este analogică cu intrarea INT a MP KP580BM80A şi este destinată pentru deservirea întreruperilor vectoriale mascate după comenzile RSTV sau CALL ADR V (cu utilizarea controlerului KP580BH59). La ieşirea INTA automat se generează semnale de acceptare a întreruperii, unul pentru RST sau trei pentru CALL. După comenzile RST V are loc adresarea la memorie la adrese în dependenţă de codul V (0000, 0008, 0010, 0018, 0020, 0028, 0030, 003816). La intrările TRAP, RST 5.5, RST 6.5, RST 7.5, adresarea se efectuează după adrese fixate 0024, 002C, 0034, 003C respectiv. Intrările RST 5.5, RST 6.5, RST 7.5 sunt mascate de program, intrarea TRAP este nemascat şi se utilizează pentru deservirea situaţiilor de accident, aşa ca întreruperea alimentării şi altele. Intrările INT, RST 5.5, RST 6.5 – potenţiale (1 – cererea de întrerupere), RST 7.5 – tip impuls (trecerea din 0 în 1 – cererea de întrerupere), TRAP – tip impuls şi potenţial. Prioritatea intrărilor este aranjată în ordinea arătată în fig.2. 30 (TRAP – prioritatea superioară). Pentru dirijarea cu întreruperile procesorul are două comenzi suplimentare: de citire RIM şi setare SIM, pentru masca întreruperilor (tab. 2.4.). Aceste comenzi sunt utilizate pentru dirijarea transmiterii informaţiei prin porturile I/O serie SID şi recepţiei

18

X1 X2

RESI

RDY

TRAP RST 7,5RST 6,5RST 5,5 WR

HOLD

SID SOD

HLDA

INTA

RD

INT

IO/M

S1,0

ALE

AD7...AD0

A15…A8

RES0

CLK0Quartz, circuit RC, LC Sursă externă

Intrarea setărilor iniţiale PC←0

INTE←0 RST 7,5←0 HLDA←0

Intrarea 0-nepregătit 1-pregătit

Intrările întreruperilor: nemascat

mascat

Confirmarea ocupării magistralei

Intrarea serie Ieşirea serie

Citire Înscriere Confirmarea întreruperii

Ocuparea magistralei

Selectarea EP/DM 1 – EP, 0 - DM

Starea magistralei: 00 – pauză 01 – înscriere 10 – citire 11 - selectare

Magistrala adresă/date

Magistrala de adresă

Ieşirea setărilor iniţiale

Ieşirea de sincronizare

Fig. 2.30. Destinaţia pinilor CI 8085А

X1 X2

RESI

RDY

TRAP RST 7,5RST 6,5RST 5,5 WR

SID SOD

INTA

RD

INT

IO/M

ALE

AD7...AD0

A15…A8

RES0CLK0

МП8085Quartz

RESI

RDY

TRAP RST 7,5 RST 6,5 RST 5,5

SID

INT

SOD

WRINTA

RDIO/M

8

RES0CLK0

A7...A0

A15…A8

Fig. 2.33. Structura procesorului pe baza MC 8085A cu magistrală de sistem cumulată nebuferizată

8

C

R

+5V

ALE

19

X1 X2

RESI

RDY

TRAP RST 7,5RST 6,5RST 5,5 WR

SID SOD

INTA

RD

INT

IO/M

ALE

AD7...AD0

A15…A8

RES0CLK0

МП8085

Quartz

RESI

RDY

TRAP RST 7,5 RST 6,5 RST 5,5

SID

INT

SOD

WR INTA

RD IO/M

DI

STB OE

DO

8

8

8

RES0CLK0

A7...A0

D7..AD0

A15…A8 KP580ИР8

Fig. 2.34. Structura procesorului pe baza MC 8085A cu magistralăde sistem separată nebuferizată

20

SOD, ce intră în componenţa microprocesorului. Formatul cuvintelor de stare şi dirijare a întreruperilor şi cu I/O serie este arătat în fig.2. 32. Biţii 3...0 se utilizează pentru citirea/setarea măştii întreruperii. Masca de uz general a întreruperilor IF după intrările INT, RST automat se resetează după recepţia cererii la întreruperi şi se setează/resetează la comanda EI, DI respectiv. Măştile individuale la intrările RST 5.5, RST 6.5, RST 7.5 sunt setate de comanda SIM prin MSE=1. Biţii 7...4 a comenzii RIM se utilizează pentru citirea stării intrărilor introducerii consecutive SID şi întreruperile RST 5.5, RST 6.5, RST 7.5. Bitul 4 a comenzii SIM – pentru resetarea cererii întreruperii la intrare RST 7.5 (după aceasta el iarăşi

X1 X2

RESI

RDY

TRAP RST 7,5 RST 6,5 RST 5,5

WR

SID SOD

INTA

RD

INT

IO/M

ALEAD7...AD0

A15…A8

RES0CLK0

МП8085Quartz

RESI

RDY2

TRAP RST 7,5 RST 6,5 RST 5,5

SID

INT

SOD

MEMW

INTA

MEMR BUSE

DI

STB OE

DO8 16

RES0CLK0

D7...AD0

A15…A8

KP580ИР8

Fig. 2.35. Structura procesorului pe baza MC 8085A compatibilă cu magistrala procesorului KP580

OE

A

S1

B

1

88

8 8

A1x12x11x22x21x32x31x42x4

Y1

Y2

Y3

Y4

IOR

IOW

HLDA HLDA HOLD HOLD

RESI RESI

RDY2

KP580BA8

KP555КП1&

21

poate primi cereri de întreruperi). Biţii 6,7 a comenzii SIM se utilizează pentru dirijarea cu introducerea datelor prin ieşirea serie SOD. Modificarea stării portului SOD poate fi efectuată cu condiţia SOE=1. În baza MP 8085A se realizează procesoare cu magistrala de sistem mixtă. Structura procesorului cu magistrală mixtă este prezentată în fig. 2.33. Magistrala de sistem nu este buferizată şi orientată spre funcţionarea cu CIM de memorie cu interfaţa cu dispozitivele externe MP MSC-85: 8155/8i56 şi 8355/8755A. Capacitatea de sarcină a magistralei – un ventil TTL, iar diagramele în timp sunt arătate în fig. 2.31. Pentru adresarea dispozitivelor externe poate fi utilizată magistrala de adrese A15...A8, deoarece în ea se introduce adresa dispozitivului extern în decursul ciclului executării comenzilor I/O. Aceasta permite adresarea microcircuitelor şi controlerelor MP KP580 fără separarea magistralei. Structura procesorului cu magistrala nebuferizată şi separată este arătată în fig. 2.34. Pentru evidenţierea adresei din magistrala AD7...AD0 se utilizează un registru bufer a adresei (RBA) în baza KP580ИP82. Magistrala de sistem constă din magistrala de adrese pe 16 biţi A15...A0 şi magistrala de data pe 8 biţi D7...D0. Pentru dirijarea cu dispozitivele de memorie şi dispozitivele externe se folosesc patru linii MIO / , RD , WR , INTA cu separarea accesului. Structura procesorului cu magistrală de sistem separată monoutilizator, compatibilă cu magistrala de sistem a procesorului în baza CIM KP580, este prezentată în fig. 2.35. Registrul bufer a adresei este obţinut în baza microcircuitului KP580ИP82, iar formatorul magistralei de date în baza microcircuitului KP580BA86, ceea ce asigură o sarcină de 30 mA. Semnalele de comandă sunt formate de multiplexorul K555КП11. Procesorul în baza CIM 8085A cu magistrală de sistem tip multiutilizator, de regulă, conţine de regulă o magistrală locală pentru conectarea DM/DE locale, realizate în baza circuitelor integrate MSC-85. Structura procesorului este prezentată în fig. 2.36, iar componenţa magistralei – în fig. 2.37. Interfaţa magistralei de sistem este realizată de asemenea în baza circuitului integrat KP580 (fig. 2.27). Pentru formarea semnalelor de comandă cu citirea/înscrierea şi dirijarea cu accesul la magistrală se utilizează controlerul magistralei KP580BГ18. Având o magistrală de sistem analogică cu cea a procesorului în baza CIM KP580 este asigurată o compatibilitate a programelor.

22

2.4 Procesoare universale din familia K1810

Pe baza microprocesoarelor (MP) K1810 se realizează procesoarele (de ordinul 16 ) cu magistrale de sistem de ordinul 8 sau 16 şi cu arhitectura micropro-cesoarelor universale K1810BM86, K1810BM88. Microprocesorul K1810BM87 lărgeşte arhitectura procesoarelor.

Arhitectura procesoarelor din familia K1810BM86 / K1810BM88. Tipu-rile şi formatele datelor, ce duc la funcţionarea microprocesoarelor universale K 1810BM86/K1810BM88 sînt arătate în fig. 2.39.

Numerele binare cu semn se prezintă într-un cod suplimentar în format cu virgulă fixă. Asupra lor se execută operaţiile înmulţirii, adunării, scăderii, împărţirii la 1. Numerele binar-zecimale se prezintă în formă de numere fără semn. Asupra numerelor binar-zecimale împachetate se execută operaţiile de adunare şi scădere. Operaţiile se efectuează într-un cod binar cu corecţia următoare a rezultatului într-un cod binar-zecimal. Operaţiile corectitudinii rezultatelor înmulţirii şi împărţirii a numerelor binarzecimale împachetate nu sînt. Asupra numerelor binar-zecimale dezpachetate se execută operaţiile de adunare, scădere, înmulţire, împărţire. Operaţiile se efectuează într-un cod binar folosind operaţiile corecţiei. Asupra informaţiei simbolice se efectueaza operaţia de recodificare a tabelei, asupra liniilor de date - operaţiile de transportare, comparare, găsirii valorii necesare. Există o gamă largă a operaţiilor de deplasare. În urma rezultatelor executării operaţiilor aritmetice se stabilesc următoarele carac-teristici: transferul CF din clasa mai mare, transferul suplimentar AC din semibai-tul minor, semnul SF, rezultatul nul ZF, supraîncărcarea OF, paritatea PF. Caracte-ristica transferului CF se

Baitul fără semn

Număr binar dezpachetat, simbol

Baitul cu semn

Cuvîntul fără semn

Cuvîntul cu semn

Număr binar împachetat

Linia baiţilor sau cuvintelor

7 0

s

s

15

0

0

0

0

7 4 3

7 0

7 7 07

7 6

1514

N – 1 0

-128…+127

0…255

0…65565

-32768…+32767

00...99

0...9

216 – 1 ≤ N ≤ 0

Fig. 2. 39. Tipul şi formatul datelor a MP K1810BM86/K1810BM88

23

foloseşte în calitate de adunare/scădere suplimentară în operaţiile înmulţirii/împărţirii, ce permite pur şi simplu de a programa operaţiile de înmulţire/împărţire a cuvintelor multibait.

Spaţiul de adresă a MP K1810 este compus din spaţiul dizpozitivului de me-morizare (DM), dizpozitivului exterior (DE). Spaţiul de adresă a DM cu capacitatea de 1 Mbait este segmentată si are o organizare logică 1M×8 (fig. 2.40). Fiecare segment are capacitatea pînă la 64 Kbaiţi şi este adresat cu o adresă de ordinul 16, care indi-că c celulei de adresă în comparaţie cu începutul segmentului. Poziţia segmentului în spaţiul DM este indicat de o adresă de ordinul 20 compusă dintr-un segment cu o adresă de ordinul 16 şi 4 ordine nule minore. Segmentele se depla-sează cu pasul 24 = 16 baiţi în orice loc a capacităţii totale DM în vecinătate, parţial sau complet acoperinduse. Adresa de ordinul 20 a DM se formează datorită sumării segmentului de adresă de ordinul 20 cu adresa de deplasare în segment de ordinul 16. În fiecare moment de timp procesorul păstrează adreesa a 4 segmente-comandă şi 2 segmente de date. Pentru trecerea la alte segmente este necesară schimbarea programată a adreselor segmentelor.

15

00000

15 0

19 0

15 15

7 0

Adresa în segment

Adresa DM

Adresa DE

00000003FF

Segment

1Kbait

64Kbaiţi

Baitul 0Baitul 1

FFFF0FFFFF 16 biţi

0000

00FF

7 0

07FFFF

Cuvîntul

Regiunea combinată cu MP KP580/M1821

256 baiţi

Regiunea adreselor amplasării iniţiale

Regiunea adreselorsist. de întrerupere

Fig. 2.40. Componenţa şi organizarea logică a spaţiilor de adresă a DM şi DE K1810BM86/K1810ЗM88

24

Două regiuni a spaţiului DÎ, amplasate în cele mai mici 00000...00FF (1Kbait) şi cele mai mari FFFF0...FFFFF (16 baiţi), se folo-sesc pentru deservirea întreruperilor şi instalării iniţiale a sistemei corespunzător. Cuvintele în DM se deplasează în ordinea creşterii numărului de baiţi: baitul minor pe adresa minor, baiţii majori pe adresele majore (fig. 2.40).

Spaţiul adreselor DE a MP K1810 are o organizare logică 64K×8 baiţi, ne-segmentată şi este adresat adresei de ordinul 16 (fig. 2.40). Este posibilă adresarea subspaţiului cu capacitatea 256 baiţi cu adrese de ordinul 8, care poate fi împreună cu spaţiul de adresă a DE al MP KP580.

Organizarea fizică a DM al MP K1810BM86 are 2 cutii de 512 Kbaiţi fiecare (fig. 2.41). Ambele cutii sunt adresate paralel cu adresele A19...1 de ordinul 19, iar trecerea la cutii se face datorită alegerii cutiei majore BHE=0 şi cutiei minore: AO=0.

BHE alegerea

cutiei superioare

2019 0

1615 0 Adresa DE

Adresa DM

A19...A1 Adresa în banc

AO alegerea

cutiei inferioare

BHE alegerea baiţilor

superiori

AO alegerea baiţilor inferiori

A15...A1 adresa

porturului

00001

FFFFF

0000

FFFF

00000

Baitul pe adresa pară BHE = 1, AO = 0

DM 512×16 B7

Cutia superioară512×8, BHE = 0

DE 32×16 B715 0

15 0

Baitul pe adresa impară BHE = 0, AO = 1

Cuvîntul pe adresa pară BHE = 0, AO = 0

Cuvîntul pe adresa imparăBHE = 1, AO = 0 BHE = 0, AO = 1.

FFFFE

Bait

Baitul 1

Baitul 0

Bait

Baitul 1

Baitul 0

Cutia inferioară512×8, AO = 0

Bait

Bait

Baitul 1 Baitul 0

DE de ordinul 8 cu adresă pară BHE = 1, AO = 0

DE de ordinul 8 cu adresă pară BHE = 1, AO = 0

DE de ordinul 16 cu adresă pară BHE = 1, AO = 0

Fig. 2.41. Organizarea fizică a spaţiilor de adresă a DM şi DE în MP K1810BM86

25

Cuvintele în DM se aranjează pe adrese diferite, datorită căreia se economi-seşte

memoria. Cuvintele, aranjate pe adesa impară, necesită 2 apeluri la memorie: la început după baitul minor, apoi după cel major. Pentru ridicarea calităţii proce-sorului, cuvintele de clasa 16 sunt necesare de ale aranja pe adrese pare, aşa dacă egalăm datele.

Organizarea fizică a spaţiului de adresă a DE al MP K1810BM86 32×16 cuvinte (fig. 2.41). Procesorul poate face schimb cu dispozitivele periferice de clasa 8 sau 16.

Fig. 2.42. Organizarea SODM a MP K1810BM86/K1810BM88

IP0

Registrul bazei

Indicatorul stivei

8 7 015 000 AL010 DL001 CL000 BL

100 AH000 DH

000 BH000 CH

AX Acumulatoare DX Registre de date CX Contoare BX

000 010 001 011 101 110 111 100

01 10 11

15 0

00

15

15 121110 9 8 7 6 5 4 3 2 1Registre de

control F Registrul

fanioanelor

Fanioanele rezultatlui de transfer

Fanionul de executareprogramei:

1 – fanion este aplicat

de perfecţie transferului suplimentar rezultatului nul semnului umplerii

Fanionul de întreruperere: 1 – întrerupere este permisă

Fanionul indicator a anlizei rîndurilor:

0 – cu mărirea adresei 1 – cu micşorarea adresei

OF DF IF TF SF ZF AF PF CF

Registre de segment

RUL

Indicator de comenzi

26

Dispozitivele de clasa 8 conţin adrese pare, sau impare; DE de clasa 16 trebuie să

conţină adrese pare, pentru a face transferul în decurs de un cilu. DE al MP K1810 se aranjează în spaţiul de adrese a DM, dacă asupra conţinutului lor se efectuează operaţii, analogice operaţiilor asupra conţinutului DM. Aceasta permite de a ridica flexibilitatea programării bornelor de intrare/ieşire, dar astfel scade capacitatea memoriei de acces.

Organizarea fizică a spaţiului DM şi DE a procesorului K1810BM88 este ana-logică organizării ei logice.

Organizarea de sistem a DM al MP-lor K1810 formează un masiv de registre cu acces liber avînd o capacitate de 14×16 biţi (fig. 2.42). Registrele cu destinaţie generală (RDG) formează 2 grupe, una dintre care posedă organizarea 4×16 sau 8×8, alta - 4×16.

Toate regisrele sunt adresate de un cod bi-nar de ordinul 3. Registrele cu destinaţie

generală se folosesc pentru îndeplinirea diferitor funcţii şi sunt adresate neevident. Registrele AL, AX se folosesc în calita-te de acumulatoare în timpul îndeplinirii operaţiilor înmulţirii/împărţirii, translaţiei baiţilor, întroduce-rii/scoterii, operaţiei aritmetice zecimale; registrul DX – în calitate de regisru de date/adrese în timpul îndeplinirii operaţiilor înmulţirii/împărţirii si întroducerii/ scoaterii; registrerle CL, CX – în calitate de contoare a numerelor de deplasare, nu-merelor de repetare a ciclurilor şi în timpul prelucrării liniilor; regisrele BX, BP, SI, DI – pentru păsrarea adreselor de bază şi inde, în timpul translaţiei baiţilor (BX), în timpul prelucrării liniilor (SI, DI). Regisrele de segment păsrează adresele iniţiale a 4 segmente din memorie, folosite în programa ulterioară. Regisrele sunt adresate de un cod de ordinul 2. Regisrul-indicator de comenzi (IP) îndeplineşte funcţia contorului de programă şi induică deplasarea adresei de comandă anterioare în segmentele de comandă, privitor adresei de bază a segmantului, ce se păstrează în registrul CS. Regisrul fanioanelor F este destinat pentru păstrarea caracteristici-lor rezultatelor de îndeplinire a operaţiilor şi fanioanelor de conducere cu întreru-perile şi de analizare a liniilor. Fanionul de îndeplinire a programei TF pas cu pas duce la o întrerupere după îndeplinirea comenzii, în care el este instalat, şi este fo-losit pentru reglarea programei. Fanionul ce permite întreruperea IF ascunde între-ruperile exterioare şi poate fi fixat sau lansat în programă.

Fanionul de întrerupere a prelucrării liniilor DF arată, în ce direcţie sunt adre-sate liniile: de la adresa minoră la majoră (DF=0) sau de la majoră la minoră (DF=1). Se instalează şi se lansează în programă.

Adresarea DM către MP-ele K1810 se execută cu ajutorul a 2 adrese de ordinul 16: adresa segmentului şi adresa în segment. Metoda depistării adreselor se determină cu ajutorul tipului de segment şi cu ajutorul datelor deadresă. Comenzile întotdeauna se aleg din segmentul de comandă, şi adresa segmentului se determină datorită conţinutului registrului CS. Sursa adresei de deplasare a comen-zii este adresa din registrul indicator al comenzii IP, calculată cu utilizarea adresării obişnuite. Pentru adresarea forţată a comenzii în segmentul de comandă anterior, se foloseşte adresarea respectivă. Adresa funcţională

27

astfel se determină ca suma conţinutului indicatorului de comandă IP şi deplasarea de adresă ce se află în comandă sau în DM, adresată ca date. În trecerilor condiţionate se indică o depla-sare de ordinul, ce permite să adresăm comenzile în limitele - 127...+127 cu privi-re la conţinutul IP. În cazul trecerilor necondiţionate, deplasarea este de ordinul 16, iar capacitatea spaţiului de adresă este de 64 Kbaiţi. Pentru adresarea forţată a comenzilor, în cazul executării trecerilor intersegmentare, se folosesc adresele de ordiul 32, ce schimbă conţinutul CS şi IP. Ele se amplasează în comandă (se folo-seşte adresarea nemijlocită) sau în DM (sunt adresate ca date).

Operaţiile cu stivă întotdeauna se execută cu utilizarea registrelor segmentului stivei SS şi indicatorul stivei SP. Adresa segmentului indică registrul SS, adresa funcţională este determinată ca conţinutul registrului-indicator a cravaşei SP, am- bele registre sunt adresate neclar.Conţinutul SP automat se micşorează cu 2 în ca-zul înscrierii cuvîntului în stivă şi se măreşte cu 2 după ştergerea cuvîntului din sti-vă.

Datele pot fi amplasate în orice segment. De regulă ele sunt amplasate în seg-mentul de date, ce este adresat de către registrul DS. Tabelele, constantele pot fi comod amplasate în segmentul de comenzi. Parametrii subprogramelor şi alte date plasate în stivă, se repartizează în segmentul stivei. Dacă la calcularea adresei se foloseşte registrul BP, atunci datele după împlicire se plasează în segmentul ante-rior a stivei, adresat de registrul SS. Segmentele, alese după implicire sunt adresate neclar. Alegerea segmentelor de date, spre deosebire de cele alese după regula im-plicirii, se realizează cu prefixul baitului special, plasat înainte de comandă. For-matul prefixului este indicat în fig. 2.44.

Prefixul din mnemocodul comenzii se în-scrie înaintea adresei sub formă de sr adresă,

unde sr – adresa registrului de adresă. Deplasarea în segment prezintă în sine o adresă efectivă (EA), calculată dato-rită

metodei de adresare. Microprocesoarele adresează datele în cîmpul comenzii, datele, amplasate arbitrar în segment, datele, organizate sub formăde liste, masive şi structuri de

0 0 0 1 1 07 6 5 4 3 2 1 0

s r

Registru de segment00 – ES 01 – CS 10 – SS 11 – DS

Fig. 2.44. Formatul prefixului

adresaţiei registrelor de segment a MP K1810

28

date. Pentru aceste scopuri se foloseşte nemijlocit adresarea directă, indirectă, de registru, de bază, de index şi bază-index.

Metoda adresării DM este indicată datorită codului operaţiei sau postbaitului, amplasat după baitul codului operaţiei. Formatul postbaitului este reprezentat în fig. 2.45. postbaitul indică metodele de calculare a adresei funcţionale a DM (cîmpul r, m, md), adresa registrelor (reg/op şi r/m cînd md=11) sau lărgirea codului operaţiei (cîmpul reg/op).

Adresarea nemijlocită se formează de către comandă sau de cîmpul lărgirii postbaitului. Operandul nemijlocit poate fi un cuvînt de ordinul 8 sau 16. Indiciul de ce ordin sunt datele, este indicat în comandă. Operandul de ordinul 8 poate fi fo-losit pentru formarea cuvintelor de ordinul 16 în diapazonul – 128...+127. Cuvîntul de ordinul 16, în acest caz, se formează datorită lărgirii semnului. Caracteristica lărgirii este indicată în comandă.

Adresarea directă este indicată de către comandă sau de postbait cînd md=00, r/m=110. Adresa directă este egală cu deplasarea disp de ordinul 16, plasată după postbait.

Adresarea de registru indirectă se realizează, utilizînd registrele BX, SI sau DI şi este formată de postbaitul adresării cînd md=00, r/m=100, 110 sau 111. Deplasa-rea în comandă astfel nu este indicată (md=00).

Fig. 2. 45. Formatul postbaitului adresării MP K1810

Adresa registrului/ lărgirea codului operaţiei

000 – AL sau AX sau ES 001 – CS CX CS 010 – DL DX sau SS 011 – BL BX sau DS 100 – AH SP 101 – CH BP 110 – DH SI 111 – BH DI

7 6 5 4 3 2 1 0 md reg/op r/m

Adresa registrului cînd md = 11/metoda de depistare a adresei funcţionale al DM cînd md ≠ 11 000 EA = (BX) + (SI) + DISP 001 EA = (BX) + (DI) + DISP 010 EA = (BP) + (SI) + DISP 011 EA = (BP) + (DI) + DISP 100 EA = (SI) + DISP 101 EA = (DI) + DISP 110 EA = (BP) + DISP* 111 EA = (BX) + DISP

Regimul de depistare a deplasării/adresarea de registru

00 – DISP = 0* 01 – DISP = semnul disp 8 10 – DISP = disp 16 00 – Adresarea de registru

*cînd md = 00 şi r/m = 110 EA = disp 16 (adresarea directă)

29

Adresarea de bază este formată de postbaitul adresării cînd r/m=100...111i şi md=01,10. În calitate de registre de bază se pot utiliza registrele BX, BP, SI sau DI. Adresa funcţională se formează pe calea adunării adresei de bază de ordinul 16, calculată după deplasarea disp de ordinul 8 sau 16, indicată în comandă. Dacă se foloseşte deplasarea de ordinul 8 (md=01), atunci ea este un număr cu semnul în semnul în diapazonul – 128 ...+127, iar în operaţia de calcul a adresei se foloseşte după lărtgirea semnului pînă la 16 ordine. Deplarea de ordinul 16 (md=10) nemij-locit este folosită la calcularea adresei funcţionale.

Adresarea de bază cu deplasarea de ordinul 16 este logic echivalentă cu cea de index. În acest caz deplasarea de ordinul 16 prezintă în sine o adresă relativă, iar registrul conţine valoarea indexului. Adresarea de index se foloseşte pentru accesul la elementele masivului de date. Deplasarea duce la începerea masivului, iar con-ţinutul registrului de indexare – locul elementului faţă de începutul masivului. Acest conţinut se schimbă cu ajutorul operaţiilor aritmetice. Regisrele BX şi BP de obicei se folosesc ca de bază, iar SI şi DI – ca indexare. Folosirea registrului BP în calitate de bază, permite de a adresa operanzii în segmentul stivei.

Adresarea indexare – bază este formată de postbait cînd r/m=000...011. Adre-sele operanzilor sunt egale cu suma adresei de bază a adresei de indexare şi depla-sării DISP, care poate fi nulă, de ordinul 8cu lărgirea semnului sau număr de ordi-nul 16, indicat în comandă.

Liniile datelor sunt adresate (fig. 2.43) folosind implicit registrul de segment DS pentru linia de ieşire şi registrul ES pentru rîndul – rezultat. Există posibilitatea adresării liniilor de ieşire, ce se află în alte segmente. Pentru adresarea elementelor liniei se foloseşte adresarea de registru indirectă cu automărire sau automicşorare. În calitate de registru – indicator se folosesc registrele SI şi DI, adresate comenzii neclar, iar direcţia schimbării conţinutului lor este format de fanionul DF.

Pentru adresarea DE, aflate în regiunea adresei, se foloseşte adresarea de re-gistru directă şi indirectă. În cazul adresării directe, adresa DE este de ordinul 8, ce permite de adresa 256 DE. Adresarea de registru indirectă este analogică adresării de registru indirecte a operanzilor. Adresa dispozitivului exterior se repartizează în registrul DX, ce permite de adresa 65536 DE. Componenţa registrului DX poate fi schimbată în procesul executării programei şi astfel apelînd la grupa dispozitivelor de intrare/ieşire în cilu. Adresarea DE, aflate în spaţiul adreselor memoriei se face folosind metodele adresării DM.

Regisrele sunt adresate folosind adresarea de registru directă sau neclară. Re-gistrele de utilizare largă sunt adresate de o adresă de ordinul 3, registrele de inde-xare – datorită adresei de ordinul 2. Registrele IP, F sunt adresate neclar.

Formatul cu postbait se foloseşte pentru codarea comenzilor cu două adrese, care îndeplinesc operaţia registru – registru, registru – DM, DM – stivă, DM – operand nemijlocit, utilizînd adresarea DM de registru indirectă, de bază, de indexare şi bază-

30

indexare. Adresele registrelor indică postbaitul (fig. 2.45). Ordinul datelor es-te indicat de indiciul w. Există posibilitatea de a pune în funcţie datele nemijlocite de ordinul 16 cu un cuvînt deordinul 8, folosit cu lărgirea de semnal. Pentru reali-zarea acestei posibilităţi se foloseşte indiciul s (0 – lărgirea de semnal nu este nece-sară, 1 – lărgirea de semnal se foloseşte, în comandă se indică baitul minor a cuvîn-tului de ordinul 16). Ordinul deplasării de adresă este indicat cîmpul postbaitului (fig. 2.45).

Structura MP K1810BM86 /K1810BM88 (fig.2.48) conţine 2 dispozitive fun-cţionale independente: dispozitivul de prelucrare şi dispozitivul de îmbinare. Dis- pozitivul de prelucrare ( ALU cu registre tampon, regisrelor fanioanelor;îndepli-nesc operaţii asupra datelor şi depistează adresa funcţională a DM. Dispozitivul primeşte datele sau adresele din magistrala interioară de date, le prelucrează şi rezul-tatul îl păstrează în SODM sau le încadrează pe magistrala interioară. Dispozitivul de îmbinare depistează adresele fizice a DM, le alege şi le încadrează în rîndul co-menzii, face schimbul datelor între magistrala interioară sau exterioară, formează semnale la ieşirea magistralei exterioare. Ambele dispozitive lucreză paralel, dato-rită căreia alegerea comenzilor şi executarea lor coincide în timp. Coincidenţa se încalcă, dacă rîndul este plin (cel puţin a 3/4), se îndeplinesc comenzile sau cere schimbul cu magistrala exterioară a dispozitivului de prelucrare. La executare co-menzilor de trecere rîndul se curăţă. Apoi încee umplerea lui din nou.

Mărimea rîn- dului comenzii MP K1810BM86 este de 6 baiţi, K1810BM88 de 4 baiţi.

Conduce cu lucrul MP – lui dispozitivul decomandă şi sincronizare, care primeşte comenzile din rînd, dar şi indicii (caracteristicile) din registrul fanioanelor F şi semnalele de sincronizare şi comandă cu regimurile de la bornele de ieşire exterioare.Destinaţia ieşirilor exterioare a MP K1810BM86 /K1810BM88 în dependenţă de regimul de lucru (minimal MN/MX = 1) sau maximal (MN/MX = 0)) sunt ară-tate în fig. 2.49 – 2.52. Microprocesoarele se sincronizează datorită semnalor, veni-te pri intrarea CLK. Alte intrări exterioare asigură conducerea cu regimurile: de in-stalare iniţială (CLR), aşteptarea de aparat (RDY) şi deprogramă ( TEST ), întreru-perilor mascate (INT) şi nemascate (NMI), fixarea magistralei în regimul minimal (HOLD) şi maximal (RQ/E 1,0).

31

Fig. 2.48 Structura MP K1810BM86

32

Fig.2.49 Destinaţia pinilor în regim minimal MP K1810BM86.

33

Fig. 2.50 Destinaţia pinilor în regim minimal MP K1810BM88. În regimul minimal MP K1810BM86, K1810BM 88 (fig. 2.49, 2.50) auurmătoarele

ieşiri: linia tristabilă de alegere a cutiei majore DM/DE, poziţia BHE /ST7 pentru K1810BM86, adresa tristabilă a magistralei de ordinul 4/poziţia A19...A16/ST6...ST3 şi magistrala de ordinul 16 a adreselor/date-lor AD15...AD0 pentru MP K1810BM86; linilor de comandă cu interfaţa de ma-gistrală – STB, folosită pentru înscrierea adresei în registrul de adresă exterior, li-niilor tristabile pentru petrmiterea DE şi îndreptării de transmitere OP/IP ce forme-ază magistrala de date, liniilor tristabile de comandă cu DÎ/DE – alegerea DM/DE: M/IO pentru MP K1810BM86, IO/M pentru K1810BM88; citirea RD; înscrierea WR; liniei tristabile de comandă cu controlerele exterioare ce deservesc întrerupe-perile INTA, liniilor de afirmare a fixării magistralei HLDA. MP K1810BM88 (fig. 2.50) nu are ieşirea BHE. În locul acesteia în regimul minimal el formeză or-dinul stării magistralei pe linia SSTO, valoarea căreia în combinaţie cu starea liniei IO/M şi OP/IP codează 8 stări de lucru a magistralei de sistem. Acest cod poate fi utilizat de către schemele exterioare pentru formarea semnalelor de comandă cu magistrala de sistem. MP are ieşiri aparte faţă de magistrala de adresă de ordinul 8 A15...A8 şi faţă de magistrala tristabilă de adresă/date de ordinul 8 AD7..AD0. Scoaterea adreselor registrelor de segment la ieşirile ST4, SR3 MP permite de a lărgi spaţiu de adresă a DM pînă la 4 Mbaiţi, folosind pentru fiecare segment

34

un DÎ aparte cu capacitatea de 1 Mbait. Se alege DM, cu cod de adresă descifrat, cu ieşirile ST4, 3.

În regimul maximal MP are ieşirea tristabilă a magistralei stării ST2...ST0 (fig. 2.51, 2.52), codul laieşirea căreia se foloseşte pentru formarea semnalelor de comandă cu interfaţa şi DM/DE cu ajutorul controlerului exterior a magistralei şi conducerea cu accesul trecerii spre magistrala de sistem de utilizare generală cu ajutorul arbitrului exterior al magistralei. Celelalte capete se folosesc pentru sincro-nizarea lucrului cu procesorul (QS 1, 0 şi RQ/E 1, 0) şi blocarea accesului la ma-gistrala de sistem (LOCK).

Fig. 2.51 Destinaţia pinilor în regim maximal MP K1810BM86

35

Fig.2.52 Destinaţia pinilor în regim maximal MP K1810BM88.

Procesoare K1810 cu magistrală de sistem de utilizare unică. Procesoarele cu

magistrală de sistem de utilizare unică se realizează pe MP din familia K1810BM86/k1810BM88 într-un regim minimal. Procesoarele conţin în afară de MP K1810, un generator de sistemă şi sursa interfeţei magistralei de sistem, desti-naţi pentru asigurarea sarcinii necesare.

Generatorul de sistem se realizează pe microcircuitul integrat (MI) K1810ГФ84. Microschema K1810ГФ84 este construită pe baza tehnologiei bipolare, se

alimentează de la sursa de +5V şi consumă un curent egal cu 160 mA. Ea asigură formarea semnalelor de sincronizare a MP-lui, semnalelor de sincronizare a DE, sincronizarea şi formarea semnalelor instalării iniţiale şi de pregătire a magistralei de sistem. Destinaţia ieşirilor MI K1810ГФ84 este arătată în fig. 2,58. Microsche-ma este sincronizată de generatoarele funcţionale interne şi externe cu frecvevţa 12...25 MHz, alese pe intrarea F/C. Generatorul interior este stabilit de către rezo-natorul de cuarţ exterior, conectat la intrările X1, X2 şi are posibilitatea de a evi-denţia cele mai înalte armonice ale rezonatorului de cuarţ (cu ajutorul conturului oscilant, conectat la intrarea TANK). Semnalele de sincronizare a MP (ieşirea CLK) se formează datorită divizării în 3 semnale de funcţionare a generatorului, iar semnalele de sincronizare УВВ (ieşirea PCLK) – divizării în 2 semnale CLK. Ieşi-rile asigură curentul sarcinii = cu 5 mA.

36

Fig. 2.58 destinaţia ieşirilor MI K1810ГФ84

Pentru sincronizarea de fază a semnalelor de ieşire se foloseşte intrarea CSYN.

Semnalul unitar de durata nu mai puţin de 2 tacte a impulsurilor de sincro-nizare de la intrarea CSYN instalează şi reţine divizorul în starea 0 (zero). La sfîr-şitul semnalului, la intrarea CSYN şi la ieşirile CLK şi PCLK apar semnale de sin-cronizare. Semnalele aplicate la intrarea CSYN, sunt sincronizate de circuitele ex- terioare de la sursa impulsurilor de sincronizare, aplicate la intrarea EF1. La utili- zarea generatorului funcţiopnal interior, CSYN = 0. Microschema asigură sincroni- zarea semnalelor instalării iniţiale de la intrarea RES şi pregătirii de la 2 intrări de comandă RDY1, RDY2. Semnalul pregătirii nivelului unitar la ieşirea RDY1 se formează, dacă RDY1=1 cînd 1AE =0 şi RDY2=1 cînd AE2=0.

Componenţa interfeţei procesorului se determină după arhitectura şi capacita-tea sarcinii necesare a magistralei de sistem. În cel mai simplu caz magistrala de sistem se realizează pe ieşirile MP-lui ce nu dispun de memorie – tampon cu arhi-tectura şi capcitatea sarcinii magistralei de ieşire a MP. Structura procesorului din familia K1810BM88 cu magistrala de sistem combinată de ordinul 8 lipsită de tampon este prezentată în fig. 2.60.

37

Fig 2.60 Structura procesorului din familia K1810BM88 cu magistrală de sistem

combinată lipsită de tampon de ordinul 8. Procesorul este combinat cu procesorul de tipul 8085A cu magistrală analogică şi este

orientat pentru lucrul cu DM a interfeţei DE de tipul MCS – 85. Capacitatea sarcinii magistralei de sistem separată, de ordinul 8 lipsită de tampon din familia K1810BM88 este prezentată în fig. 2.61. Ea la fel ca procesorul din familia 8085A conţine un registru – tampon de adresă pe MI KP580 ИР82 şi adresează DM cu capacitatea de 1Mbait.

38

Fig. 2.61 Structura procesorului din familia K1810BM88 cu magistrală de sisteme divizată

lipsită de tampon de ordinul 8. Pentru a comanda cu DM de desti-naţie largă şi interfeţele din familia KP580 este

necesar de a folosi magistrală de sistem separată, cu tampon. Structura proce-sorului, cu magistrală de sistem separată de ordinul 8 cu tampon din familia K1810 BM88 este prezentată în fig. 2.62, iar cu magistrală de ordinul 16 din familia K1810BM86 în fig. 2.63.

39

Fig. 2.62 . Structura procesorului din familia K1810BM88 cu magistrală de sisteme

divizată cu tampon de ordinul 8

Fig. 2.63 Structura procesorului din familia K1810BM86 cu magistrală de sisteme divizată

cu tampon de ordinul 16.

K555KП11

40

În ambele scheme interfaţa magistralei de adresă este re-alizată pe MI registre – tampon KP580 ИР82 iar interfaţa magistralei de date – pe MI formator de magisrale KP580BA86. Multiplexorul K555KП11 formeză semna-le de citire/înscriere a DM şi DE separate. Capacitatea sarcinii magistralei este de 32mA. Există posibilitatea de organizare a canalului cu acces direct analogic co organizarea canalelor DMA a procesoarelor din familia KP580. Componenţa ma-gistralei procesoarelor este analogică cu magistrala procesorului din familia KP580, dar se deosibeşte prin ordinuitatea magistralei de adresă (magistrala de ordinul 20 A19...A0 în procesorul din familia K1810BM88 şi magistrala de ordinul 21 BHE , A19...A0 în procesorul din familia K1810BM86) şi ordinuitatea magistra-lei de date (D15...D0) în procesorul din familia K181086.

Procesoarele din familia K1810BM86/K1810BM88 în regim maximal for-mează, utilizînd MI, controlere pentru magistrala K1810ВГ88, care formează sem-nale de comandă cu interfaţa magistralelor de date şi adrese, şi semnale de comandă citire/înscriere.

Microschema K1810ВГ88 este construită pe tehnologia bipolară, cu sursa de alimentare +5V, care consumă un curent egal cu 230 mA şi asigură o capacitate de sarcină 16mA pentru liniile de comandă cu interfaţa magisralelor şi 32mA pentru liniile de comandă cu operaţiile de citire/înscriere pe magistrală. Destinaţia ieşirilor MI K1810ВГ88 este prezentatăîn fig. 2.65. Microschema primeşte codul stării de la MP prin intrările ST2 ... ST0 şi se sincronizează de la punctul comun cu micro-procesorul generatorului de sistem. Microschema poate deservi o magistrală de sistem de unică utilizare cu accesul la spaţiul de adresă DM şi DE sau o magistrală de sistem de largă utilizare cu accesul la spaţiul de adresă DM şi o magistrală de intrare/ieşire de utilizare unică cu accesul la spaţiul de adresă DE.

41

Fig.2.65. Destinaţia ieşirilor microcircuitul integrat K1810ВГ88

Regimul de lucru se alege pe intrarea IOB. Pentru coordonarea cu interfaţa magistralei, MI for-meză următoarele semnale: înscrierii adresei în registru – tampon a adresei (STB), permiterii formatorilor de date a magistralei de sistem (DM) şi magistralei de intra-re/ieşire (PDE ), comutaţiei direcţiei de transmitere a formatorilor magistralei de date (OP/ IP ). În regimul magistralei de sistem ce permite accesul semnalului (unic) pe intrarea DM apare la adresarea către ambele spaţii de adresă DM şi DE. Astfel la ieşirea MCE se formează un strob de înscriere a adresei controlerului de întrerupere subordonat, care este format de controlerul principal de întrerupere. Această adresă se înscrie în registrul – tampon a magistralei de adresă în al doilea ciclu de afirmare a întreruperii, şi se foloseşte pentru alegerea controlerului de întreruperi subordonat, care emite, pe magistrala de sistem a datelor, informaţia vectorială despre tipul cererii de întreruperi. În regimul magistralei intrare/ieşire (IOB = 1) la ieşirea DE se formează un semnal permis (DE = 1) la adresarea către spaţiu de adresă DM, iar la ieşirea PDE – un semnal permis (PDE = 0) la adresarea

==

−

=

permisINTAAIOWCIOWCIORC

erzisAMWCMWTCMRDC

IOBlaerzisINTAMRDCIOBla

permiseINTAMRDC

AE

,,,

int,,

1int,....,,0

1

....,0

42

către spaţiul de adresă DE. Fiecare ieşire de soluţionare, comandă cu magistralele sale de formare a datelor şi în aşa fel se asigură printr-o separare a spaţiilor de adrese a DM şi DE.

Pentru a comanda cu operaţiile de citire/înscriere, microschema formează semnale separate de citire/înscriere a DM şi DE, şi afirmare a înteruperi, în timpul lui al doilea din care pe magistrala de date se citeşte informaţia vectorială despre întrerupere. Toate ieşirile semnalelor de comandă cu citirea/înscrierea sunt trista-bile. În regimul magistralei de sistem (IOB = 0) toate semnalele se folosesc pentru a comanda cu operaţiile pe magistrala de sistem de largă utilizare, ieşirile lor sunt comandate de către semnalul de soluţionare a accesului la magistrala de sistem pe intrarea AE. În regimul magistralei intrare/ieşire (IOB = 1), pe magistrala de sistem de largă utilizare, se îndeplinesc operaţiile de citire/înscriere a DM. Ieşirile semnalelor de comandă MRDC, MWTC, AMWC sunt comandate de semnalul de trecere la magistrala de sistem pe intrarea AE. Operaţiile de citire/înscriere a DE, inclusiv şi citirea informaţiei despre întrerupere, se efectuează pe magistrala de intrare/ieşire de utilizare unică. Ieşirile semnalelor de comandă corespunzătoare întotdeauna sunt soluţionate şi nu se comandă pe intrarea AE. Semnalul de acces la magistala de sistem de largă utilizare pe intrarea AE este formată de arbitrul de acces la magistrală. Semnalul de acces la intrarea AE trebuie să precedeze semnalul de acces a formatorilor de magistrală pe intrarea DE, nu mai mult de 20 ns şi pe semnalul de comandă cu operaţiile de citire/înscriere nu mai puţin de 105 ns.

Pentru lucrul cu două magistrale de sistem, unde fiecare are acces la spaţiul DM şi DE, este necesar de folosit două controlere a magistralei K1810ВГ88 în regimul magistralei de sistem. În aceste caz una din magistrale poate fi de largă utilizare (de sistem) iar cealaltă – de utilizare unică sau ambele – de largă utilizare. Spaţiile de adresă dintre magistrale se separă de selectorul de adresă, care comandă cu controlerele magistralelor de intrare CE. Intrarea CE – dirijează cu ieşirile semnalelor de acces pentru transmiterea datelor DE şi PDE şi cu ieşirile semnalelor de dirijare cu operaţiile de citire/înscriere pe magistrala de sistem. Cînd CE = 0 toate ieşirile indicate a controlerului magistralei se deconectează în stările inactive (0 pentru DE şi 1 pentru celelalte), şi astefel seblocheză accesul la magistrala de sistem, dirijată de acest controler. Întreruperea semnalului trebuie să precedeze în-treruperera semnalelor pe intrările DE, PDE şi semnalele ce dirijează cu operaţiile de citire/înscriere în timpul creşterii reţinerii semnalelor de dirijare privitor la mic-şoraea impulsului de sincronizare T1.

Structura procesorului cu magistrala de sistem de utilizare unică K1810BM88 în regim maxim este arătată în fig. 2.67. Magistrala de sistem de ordinul 8, este împreună cu magistrala procesoarelor KP580. Magistrala locală (internă) se folo-seşte pentru conectarea MI.

43

Fig. 2.67. Structura procesorului din familia K1810BM88 cu magistrala de sistem locală

de unică utilizare de ordinal 8. Procesoarele cu magistrală de sistem de utilizare largă. Procesoarele cu magistrală

de sistem de utilizare largă sînt realizate pe baza MI K1810BM86/ K1810BM88 în regim maxim, cu folosirea arbitrului MI K1810BБ89, ce asigură dirijarea cu accesul procesorului la magistrala de sistem de utilizare unică. Ea sincronizează procesele pe magistrala locală şi de sistem, formează semnalul de acces pentru interfaţa magistralei de sistem.

Microschema K1810BБ89 este construită pe baza tehnologiei bipolare cu sursa de alimentare +5V, ce consumă un curent de 165 mA şi asigură o capacitate de sarcină egală cu 20 mA pentru semnalele de dirijare cu accesul pe magistrala de sistem, 16 mA pentru semnalele de soluţionare a interfeţei magistralei de sistem. Destinaţia bornelor de ieşire a microschemei este arătată în fig. 2.71. Microschema primeşte cererea de acces spre

44

magistrala de sistem de la procesor pe liniile codului stării ST2...ST0. Cererile de la procesor se sincronizează de la comun cu proceso-rul sursei de impulsuri de sincronizare, distribuite de la ieşirea CLK. Intrările BCLK şi BUSY sunt intrări/ieşiri cu colector deschis. Toţi arbitrii pe magistrala de sistem se unesc cu ajutorul acestor borne de ieşire după montajul cablat SAU. Dirijarea cu magistrala o primeşte arbitrul cu o prioritate mai mare după care, ar-bitrul cu prioritate mai mică va elibera magistrala. Fixînd magistrala, arbitrul o ţine pînă cînd ea nuva trece în starea STOP sau nu va apărea cererea unei priorităţi mai mari. Intrarea LOCK permite de a bloca fixarea magistralei de către arbitrul cu prioritate mai mare (cînd LOCK = 0), astfel procesorul execută operaţiile de citire- modificare – înscriere în DM. Intrarea CRQL (cînd CRQL = 0) blochează fixarea magistralei de către arbitrii cu prioritate mai mică. Pentru permiterea accesului la magistrală pe cererile arbitrilor cu priorităţi mici în acele cazuri, cînd arbitrul deţi-nător de magistrală, nu o foloseşte, este prevăzută intrarea ANRQ . Cînd CBRQ = 0 arbitrul întoarce magistrala după fiecare ciclu de transportare a datelor.

Arbitrul poate deservi magistrala de sistem cu magistrale de intrare/ieşire diferite. Regimul de deservire se alege cu ajutorul intrărilor IOB, RESB: IOB = 1, RESB = 0 – numai magistrala de sistem; IOB = 0, RESB = 0 – magistrala de intrare/ieşire; IOB = 1, RESB = 1 – magistrala rezident; IOB = 0, RESB = 1 – ma- gistrala de intrare/ieşire şi rezident. În regim de magistrală rezident accesul la magistrale se alege cu ajutorul intrării SB/RB . Prelucrarea de prioritate a cererilor accesului la magistrală se execută de către mijloacele externe: schema succesoare sau paralelă cu schimbare fixată sau ciclică a priorităţii.

Fig. 2.71. Destinaţia ieşirilor MI K1810ВБ89

45

Schema succesoare a prelucrării priorităţilor se realizează printr-o simplă unire a arbitrilor într-un circuit prioritar: ieşirea BPRO nemijlocit se conectează la intrarea BPRN . În aşa schemă se unesc nu mai mult de trei arbitri, deoarece dacă numărul va fi mai mare, atunci întîrzierea răspîndirii semnalelor va trece limita. Schema paralelă de prelucrare a priorităţilor se realizează de către dispozitivul codificator prioritar, care primeşte cererile de la ieşirile BREQ ai arbitrilor şi formează un cod binar a arbitrului cu o prioritate mai mare. Acest cod pe urmă va fi modificat de către dispozitivul codificator într-un cod unitar şi la intrarea BPRN a arbitrului corespunzător, se formează un semnal de soluţionare. Repartizarea priorităţilor arbitrilor se dă de către schema arbitrilor cu schema prelucrării priorităţilor. În schema cu priorităţi această legătură este invariabilă. Pentru realizarea schemei cu priorităţi schimbă-toare sunt necesare mijloace de redistribuire a priorităţilor.

Structura procesorului pe baza K1810BM86 cu magistrală de sistem de largă utilizare

este arătată în fig. 2.73. Controlerul şi arbitrul magistralei se află în regim de dirijare cu magistrala de sistem (IOB = 0 pentru K1810BГ88, IOB = 1, RESB = 0 pentru K1810BБ89). Generatorul de sistem poate fi excitat de către generatorul de coarţ interior (F/C = 0) sau de sursa exterioară (F/C = 1) prin intrările EF1, CSYN. Magistrala locală se foloseşte pentru conectarea MI a microprocesoarelor speciale, controlerului de întreruperi şi altele.

46

Fig. 2.73

Structura procesorului pe baza CI K1810BM86 cu magistrală de sistem multifuncţională şi magestrală de intrare/ieşire.

47

Structura procesorului din familia K1810BM86 cu magistrala de sistem de largă utilizare şi de unică utilizare de intrare/ieşire şi componenţa magistralelor sînt arătate în fig. 2.75 şi 2.76. Controlerul şi arbitrul magistralei se află în regimul magistralei de intrare/ieşire (IOB = 1 pentru K1810BГ88 şi IOB = 0 pentru K1810 BБ89). Pe magistrala de sistem, DM şi DE se află în regiunea adreselor DM, iar pe magistrala de intrare/ieşire – în regiunea adreselor DE. Aşa structură a procesorului se foloseşte pentru MP intrare/ieşire special, aflat pe magistrala locală.

Structura procesorului din familia K1810BM86 cu magistrală de sistem de largă utilizare şi rezident de unică utilizare, şi componenţa magistralelor sunt arătate în figa 2.77 şi 2.88. controlerul magistralei se află în regimul de dirijare a magistralei de sistem (IOB = 0), iar arbitrul în regimul de dirijare a magistralei rezident (IOB =1, RESB = 1). Spaţiul de adresă a DM a magistralei rezident este evidenţiat de selectorul de adresă, care formează semnalul de soluţionare, pe intrarea CE, controlerului magistralei rezident şi semnalului de înterzicere, pe intrările CE, controlerului şi SB/RB arbitrului magistralei de sistem.

48

3. PROIECTAREA UNITĂŢII DE MEMORIE PENTRU SMP 5.1 Destinaţia şi sarcinile proiectării

Dispozitivele de memorie (DM) a sistemelor de microprocesoare (MP) sunt destinate păstrării programelor şi datelor. Caracteristicile principale a DM sunt: tipul şi volumul lor, funcţionarea rapidă, puterea utilizată, stabilitatea (rezistenţa) la apariţia erorilor.

La proiectarea DM a MP se rezolvă problema de distribuţie a volumului necesar (cerut) a DM între dispozitivele operativ (RAM) şi fix (ROM) a memoriei; proiectarea RAM şi ROM de tipul şi volumul cerut;elaborarea soluţiilor de conectare a ROM şi RAM cu magistrala sistemei.

Dispozitivele de memorie se consruiesc pe baza microcircuitelor MC DM caracterizate prin numărul de biţi in şi volumul iN . Numărul de biţi necesar n a DM proiectat se asigură prin creşterea numărului de biţi pe calea cuplării innk /= adresării paralele a DM pe baza de MC, iar volumul necesar N -prin creşterea volumului pe calea cuplării iNNL /= succesiunii blocurilor adresate, fiecare din care, de obicei, se realizează pe k DM MC, are numărul de biţi iKnn = , iar volumul ,egal volumului iN a DM MC. DM de volum mare, de obicei, se divizează în cîteva module, fiecare avînd volumul ales, reieşind din posibilităţile realizării pe MC DM, se efectuează în formă de modul constructiv autonom şi se poate situa într-un loc arbitrar în spaţiul de adrese a DM. Modulul se instalează pe adrese reale a spaţiului de adrese cu ajutorul comutatorului mecanic sau electronic, prin ce se atinge, se asigură o legătură flexibilă între adresele logice, folosite în programe şi adresele fizice a DM.

Resursele de conectare a DM cu magistrala sistemei asigură concordanţa temporară a lucrului DM pe bază de MC şi operaţia de citire/înscriere, efectuate pe magistrala sistemei, concordanţa după capacitatea sarcinii semnalelor şi după nivele. Pentru conectarea DM este necesar de a forma semnale de intrare în corespundere cu raporturile de lucru temporale a MC DM. Pentru conectarea DM cu magistrala sistemei după capacitatea sarcinii, curenrul de ieşire a tampoanelor magistralei trebuie să întreacă curenţii de intrare a DM la capacitatea sarcinii dată. Dacă capacitatea sarcinii nu este deajuns, e necesar de a monta tampoanele de magistrală sau registrele bufer la intrările DM. Pentru concordanţa semnalelor după nivele la fel se pot întrebuinţa tampoanele. Componenţa şi structura mijloacelor de conectare a DM cu magistrala sistemei se determină de arhitectura şi capacitatea sarcinii magistralei sistemei, la fel şi de tipul DM.

Dispozitivele de memorie operative (RAM) se realizează pe MC RAM de tip static şi dinamic.

49

MC RAM de tip static (TS) cu volumul iN şi numărul de biţi in au intrări de adresă cu numărul de biţi iNm 2log= , intrări şi ieşiri de date cu numărul de biţi in , intrări de selecţie şi de înscriere/citire a MC (fig. 5.1.a,b).

Fig 5.1 Destinaţia ieşirilor MC RAM de tip static: a)- cu intrări/ieşiri de date separate; b)- cu intrare/ ieşire de date bidirecţională,comună. Parametrii de bază a MC RAM sunt timpul ciclului CYT ,durata impulsului de înscriere

WRT şi timpul de selecţie ATA la citire. Pentru obţinerea numărului de biţi necesar n a DM

innk /= MC DM se unesc în blocurile DM aşa cum se arată în fig.5.10,a. Toate MC a blocului au comune întrări de adrese, de selecţie a MC şi de înscriere/citire. Intrările şi ieşirile de adresă a MC RAM formează n intrări de descărcare şi ieşiri de date a blocului. Totodată MC RAM TS păstrează in inferiorii n a numărului de biţi de date, iar MC RAM TS )1( −k -superiorii in a numărului de biţi. Pentru obţinerea volumului necesar N a DM

iNNL /= , blocurile DM se conectează aşa cum se arată în fig. 5.10,b. Pentru separarea de adrese a lor,de obicei,se utilizeză decodificatorul (DC) de adrese, numărul de ieşiri L al cărui este egal cu numărul blocurilor DM, iar numărul de intrări Ll 2log= . Toate intrările şi eşirile a blocurilor DM, în afară de intrările de selecţie, se unesc intre sine, iar inrările de selecţie se unesc cu ieşirile corespunzătoare a DC de adrese. Pentru unirea ieşirilor MC formatoarele lor de ieşire se efectuează conform schemei cu trei stări. Blocul MC RAM TS cu organizarea nN × au intrări de adrese cu numărul de biţi Nml 2log)( =+ , intrări, ieşiri de date cu numărul de biţi n şi intrarea comună de înscriere/citire. Intrarea de selecţie a modulului CS se foloseşte pentru plasarea lui în locul necesar a spaţiului de adrese DM.

MC RAM da uz general cel mai simplu se conectează cu magistralele sistemei, avînd magestrale de date şi de adresă separate. RAM TS cu intrările de date biderecţionale se conectează cu magistrala de date a sistemei (fig. 5.3.), iar intrările de adresă a ei se

CS A (m)

DI (ni) D0 (ni)

m= =log2Ni

Ieşire de date

Adresa

Intrare de date

WR

Citire/Înscriere

MC RAM TS (Ni×ni)

Selecţie

CSA (m)

DI0 (ni)

m= =log2Ni

Adresa

Intrare/ieşire de date

WR

Citire/Înscriere

MC RAM TS (Ni×ni)

Selecţie

ni ni ni

b)

50

conectează nemijlocit la magistrala de adresă cu numărul de biţi corespunzător. La intrarea de înscriere/citire e necesar de alimentat (de a da) un semnal cu linia de înscriere/citire dirijabilă, iar la intrarea CS -un semnal de strobare de înscriere/citire. Dacă în componenţa magistralei sistemei nu sunt linii de înscriere/citire dirijabile, atunci se poate folosi pentru acest scop semnalul cu linia de înscriere. Însă cu toate acestea e necesar de a controla raporturile temporare dintre semnalele de selecţie şi de înscriere a MC. Pentru conectarea RAM TS cu magistrala de date separate şi magistrala sistemei bidireţională sunt necesare tampoane de magistrală ce sunt în conccordanţă (fig. 5.4, a) sau registrele bufer de date (fig. 5.4, b). Selectorul de adresă SA se foloseşte pentru instalarea modulului pe adresa necesară în spaţiul de adrese DM. MC RAM au nivelele TTL şi nu necesită mijloace suplimentare pentru concordanţă, iar pentru concordanţa stării sarcinii pot fi necesare tampoanele de magistrală.

Caracteristicile de bază a MC RAM TS sunt prezentate în tabela 5.1.

51

Fig. 5.2. Schema creşterii (măririi) numărului de biţi (a) şi a volumului (b)

Fig. 5.3 Schema conectării RAM TS cu intrarea de înscriere/citire a datelor bidirecţională cu magistrala de sistem separată.

CS A (m)

D0 (ni)

MC ROM (k-1) (Ni×ni)

ni

a)

. . .

...D0(n), n=kni

ni

m m

CS

0CE

0CEA(m)

CS A (m)

D0 (n)

Blocul ROM (L-1)(Ni×n) MC ROM×K

n

CS A (m)

D0 (n)

Blocul ROM 0 (Ni×n) MC ROM×K

. . .

D0 (n)

n

m m

0CE 0CE

0CE

A(m)DCA

CS A (l) l=log2L

n

b)

CS A (m)

MC ROM 0 (Ni×ni)

D0 (ni)

0CE

...

CS WRA(l+m) D(n)

SA 1

&

Blocul RAM TS (N×n)

nl+m= =log2N

AM RD WR A(l+m) D(n) WR

52

MC RAM de tip dinamic (TD) sunt construite pe baza elementelor de memorie de tipul capacităţilor şi necesită regenerarea periodică a conţinutului celulelor de memorie. Timpul de regenerare constituie unităţi de milisecunde. La volume mari a DM pentru regenerarea fiecărei celule a DM sunt necesare intervale de timp egale cu fracţiuni de microsecunde.

Fig 5.4 Schema conectării RAM TS cu intrări/ieşiri diferite de date şi cu

magistrala sistemei bidirecţională cu utilizarea: a)- formatoarelor magistralei(FM); b)- registrului bufer(RG B). Pentru mărirea acestui interval regenerarea se efectuează concomitent asupra matricei celulelor (de-asupra liniei sau coloanei matricei celulelor de memorie). Pentru adresarea coloanei sau liniei se foloseşte adresa cu jumătate din numărul de biţi. Adresa înscrierii sau citirii a DM cu numărul de biţi întreg se transmite succesiv în timp-mai întîi numărul de biţi inferiori, iar apoi cei superiori. Pentru păstrarea acestei adrese se foloseşte registrul de adrese interior, iar pentru fixarea adreselor în registru intrări de selecţie a liniilor şi coloanelor separate.

CS WR A(l+m) DI(n)

Blocul RAM TS (N×n)

SA

OE DB WRRD / D0 DI

D0(n)

L+m

n

A(l+m) D(n) RD WR

n n

FM

n

CS WR A(l+m)

b)

RAM TS (N×n)

SA

OE DB

DI

D0(n)

L+m

A(l+m) D(n) RD WR

a)

n

RG B STB

DI(n)

D(n)

53

Fig 5.5. Destinaţia ieşirilor MC RAM TD.

MC RAM TD cu volumul iN şi cu numărul de biţi in are 2/)(log2/ 2 Nm = lini de adrese, intrări de selecţie a liniei şi coloanei, ieşiri de date şi intrare de permitere a înscrierii (fig. 5.5). Pe MC mai întîi vine adresa liniei care se fixeză în registrul de adrese după semnalul RAS , apoi adresa coloanei, care se memorizează în registrul de adrese după semnalul CAS . După aceasta MC primeşte sau produce sub dirijarea semnalului la intrarea de înscriere/citire. Creşterea numărului de biţi şi a volumului RAM dinamic se efectuează la fel ca şi pentru RAM static (fig. 5.6).

Pentru regenerarea RAM TD, multiplexarea adreselor la efectuarea operaţiei de înscriere/citire a RAM, arbitrajul de acces la RAM se foloseşte controlerul RAM TD (fig. 5.7). De obicei controlerul efectuează la fel şi funcţiile decodificatorului semnalelor de înscriere/citire a MC RAM. El conţine controlerul adreselor de regenerare, multiplexoarele adreselor de acces la RAM şi a adreselor RAM, blcul de sincronizare şi dirijare, care asigură arbitrajul şi dirijarea cu accesul la RAM. Blocul de sincronizare şi dirijare conţine taimerul de regenerare, care determină durata ciclului de regenerare a liniei sau a coloanei ale RAM. Arbitrul dirijează cu accesul la RAM din partea controlerului de regenerare sau de la magistrala sistemei. De obicei accesul are controlerul de regenerare, iar accesul din partea magistralei sistemei se permite după terminarea ciclului de regenerare următor. Semnalul de pe ieşirea XACK arată permisiunea accesului de la magistrala sistemei şi se foloseşte pentru dirijarea pregătirii procesorului. Diagramele temporare de lucru formează controlerul RAM TD.

RAM TD se conectează cu magistrala sistemei prin concordanţa diagramelor temporare de lucru a controlerului cu diagramele temporare de lucru a magistralei sistemei. Parametrii de bază a RAM TD cu toate acestea sunt timpurile de selecţie a adresei ATA şi a ciclului CYT . Schema modulului MC RAM TD se arată în fig. 5.8. El conţine iNNL /= blocuri RAM TD,care sunt alese de semnalele de selecţie a liniilor cu ieşirile RAS a

CS A11…A0

D I(ni) D0(ni)

m/2= =log2Ni/2

Ieşire de date

Adresa

Intrare de date

WE

Citire/Înscriere

RAS

Selecţia Coloană Linie

MC RAM TD(Ni×ni)

ni ni

54

controlerului RAM TD. Pentru conectarea RAM TD cu magistrala de date bidirecţională se foloseşte registrul de date tampon (RT).

Caracteristicile de bază a MC RAM TD sunt prezentate în tabela 5.2.

Fig. 5.6. Schema măririi,creşterii numărului de biţi (a) şi a volumului (b) RAM TD

CAS RAS A(m/2) WE

D I(ni) D0(ni)

MC RAM TD (K-1)( Ni×ni)

m/2

CAS RAS A(m/2) WE

D I(ni) D0(ni)

MC RAM TD0 ( Ni×ni)

m/2

. . .

CAS RAS A(m/2) WE

......

DI(n) D0(n)

m/2

ni ni ni ni

n=Kni

CAS RAS A(m/2) WE

D I(n) D0(n)

Blocul RAM TD (L-1)( Ni×n)

MC RAM TD×K

m/2

CAS RAS A(m/2)

D I(n) D0(n)

Blocul RAM TD0 (Ni×n) MC RAM TD×K

m/2

. . .

CAS A(m/2) WE

D0(n) n=Kni

m/2

n n n n

)1( −LRAS

n

0RAS

55

Ffg.5.7 Schema structurală a controllerului RAM TD

Fig. 5.8 Schema conectării RAM TD cu magistrala de sistem

Dispozitivele de memorie fixe (ROM) se realizează pe MC ROM de patru

tupuri:cu înscrierea datelor în masă, programabile o singură dată (PROM), reprogramabile de mai multe ori cu ştergerea cu ultraviolet (RPROM) şi reprogramabile cu ştergerea electrică (ERPROM).

m/2 m/2

m/2 m/2

m/2 L

l=log2L

CAS )(LRASSelecţia coloanei,liniei

WECitire/Înscriere

OUT(m/2) Ieşire de adresă

Multiplexor de regenerare

Contor de regenerare

Multiplexor de adresă

Bloc de sincronizare şi dirijare

CS B(L) RD WR XACK AH(m/2) AL(m/2)

Sincro-nizare

Selecţie Adresa blocului Citire Înscriere ??

Biţi Biţii superiori inferiori de adresă de adresă

OE D0(n) STB

DI(n)

SA

X1 X2

RG B CS B( l ) AH(m/2) AL(m/2) RD WR XACK

CAS )(LRAS OUT(m/2) WE

l= =log2L

m/2 m/2

m/2L n n

A(l) A(m/2) A(m/2) RD WR XACK D(n) RD D(n)

Controller RAM TD

CAS )(LRAS A(m/2) WE D0(n) DI(n)

L blocuri RAM TD ( )

Cuarţ sau regene-rator extern

56

Fig. 5.9. Destinaţia ieşirilor MC ROM .

MC ROM de volum iN şi numărul de biţi in are magistrala de date cu numărul de

biţi iNm 2log= , magistrala de ieşire a datelor cu numărul de biţi in şi intrări de selecţie a MC (fig. 5.9). Formatoarele datelor de ieşire se realizează după schema cu colector deschis sau după schema cu trei stări. MC ROM realizate conform schemei cu trei stări, au intrarea de permitere a ieşirilor. MC ROM programabile au intrarea de programare, iar pentru înscrierea datelor la programare se folosesc bornele de date a MC.

Sporirea, creşterea numărului de biţi şi volumului ROM se realizează la fel ca şi pentruMC RAM (fig. 5.2). Pentru conectarea ROM cu magistrala sistemei e necesar de a forma semnalele de selecţie şi de citire, care satisfac raporturile temporare a MC ROM. Parametrii de bază temporari cu toate acestea sunt timpurile de selecţie a adresei ATA şi a ciclului CYT . La conectarea ROM cu magistrala sistemei, care are magistralele de date şi de adresă separate, intrările de adrese şi ieşirile de date ROM se conectează nemijlocit sau, prin tampoanele magistralei la magistralele de adresă şi de date a sistemei corespunzător (fig. 5. 11). Intrările de selecţie se folosesc pentru seleţia de adrese ROM, iar intrarea de permitere a distribuţiei-pentru alimentarea semnalului de citire. În ROM, care nu au intrarea de permitere a bornelor semnalul de citire se dă pe una din bornele de selecţie.

Carecteristicile de bază a MC ROM sunt prezentate în tabelul 5.3.

Adresa

Ieşire de date

CS 0CE A(m)

D0(ni)

ni

Selecţie Accesul de ieşire

MC ROM (Ni×ni)

57

Fig. 5.10.Schema măririi numărului de biţi (a) şi a volumului (b) RAM

Fig. 5.11 Schema conectării ROM cu magistrala de sistem.

SA

CS CS A(m) D0(n) 0CE

m= =log2N

n

AM RD A(m) D(n) RD

ROM (N×n)

CS A (m)

D0 (ni)

ROM TS (k-1) (N×ni)

ni

. . .

...D0(n), n=kni

ni

m m

CS A(m)

CS A (m)

ROM TS0 (N×ni)

D0 (ni)

WR

WR

...ni

ni ni

m m

WR

DI(n)

ni

a)

CS A (m)

D0 (n)

Blocul ROM TS (L-1)(Ni×n) MC ROM TS×K

n

CS A (m)

D0 (n)

Blocul ROM TS0 (Ni×n) MC ROM TS×K

. . .

D0 (n)

n

m m

A(m)DCA

CS A (l) l=log2L

n

b)

...WR

WR

DI(ni) DI(ni)

m= =log2Ni m

nnn

DI (n) DI (n)

DI (n)

58

Tabela 5.1Caracteristicile de bază a MC RAM TS Familia MC Tehnologia Tipul MC Organizarea Timpul se-

lecţiei,ns Puterea uti-lizată,mW

К541РУ1 КP541РУ1 К541РУ1A КP541РУ1A

4K×1 120 90

500

К541РУ2 КP541РУ2 К541РУ2A КP541РУ2A

1K×4 120 90

525

K541 I 2 L

К541РУ3 КP541РУ3 К541РУ3A

16K×1 150 100

565

КP537РУ2A

4K×1

410

2,75

КP537РУ3A КP537РУ3Б КP537РУ3B

4K×1 320 0,055 1,1 1,1

К537РУ6A К537РУ6Б

4K×1 240 420

40

КP537РУ8A КP537РУ8Б

2K×8 220 400

6 11

K537

KMOS

К537РУ9А А537РУ9Б

2K×8

240 420

К132РУ3A КP132РУ3A КM132РУ3A К132РУ3Б КP132РУ3Б КМ132РУ3Б

1K×1 75 125

660 550

КP132РУ4A КP132РУ4Б

1K×1 33 70

470

КМ132РУ5AКМ132РУ5Б

4K×1 85 120

990

КМ132РУ6AКМ132РУ6Б

16K×1 45 70

440 140

K132

n MOS

КМ132РУ8АKM132РУ8Б

1K×4

60 100

900 150

59

Tabela 5.2. Caracteristicile de bază a MC RAM TD Familia MC

Tehnologia

Tipul MC Organizarea

Timpul selecţiei,ns

Timpul ciclului,ns

Puterea utilizată,mW

К565РУ6Б К565РУ6В К565РУ6Г К565РУ6Д

16К×1 120 150 200 250

230 280 360 460

150 140 130 120

K565 n MOS

К565РУ5Б К565РУ5В К565РУ5Г К565РУ5Д

64К×1 --- 230 280 360 460

250 195 185 160

Tabela 5.3. Caracteristicile de bază a MC ROM Familia MC

Tehnologia Tipul MC Organizarea Timpul se-lecţiei,ns

Puterea utilizată,mW

K568РЕ1 КР568РЕ1

2К×8 2К×8

500 500

КР568РЕ2 8К×8 350

K568 n MOS

КР568РЕ3 16К×8 600

К596 TTL K596PE1 8К×8 350 640 K1610 n MOS KP1610PE1 2К×8 340 300

KP556PT4A KP556PT11

256К×4 256К×4

70 45

690 700

KP556PT5 KP556PT17

512К×8 512К×8

80 60

1000 890

KP556PT12 KP556PT13

1К×4 1К×4

60 60

740 740

KP556PT14 KP556PT15

2К×4 2К×4

60 60

740 740

KP556PT18 2К×8 60 950

K556 TTL

KP556PT16 8К×8 85 1000 K573PФ2 K573PФ5

2К×8 2К×8

450 450

580/200 580/135

K573 n MOS

K573PФ4 K573PФ6

8К×8 8К×8

500 300

700/200 870/265

К558 p MOS KP558PP2A KР573PP2Б

2К×8 2К×8

350 700

480 480

К1610 n MOS КМ1610РР1 2К×8 350 525

60

5.2. Unităţi de memorie a sistemelor microprocesorul KP580BM80A

Microprocesorul (MP) KP580BM80A adresează spaţiul DM cu volumul 64 Kbaiţi cu organizarea baitică. Timpul de înscriere/citire alcătuieşte, fără utilizarea tactelor de aşteptare, minimum trei perioade a sincroimpulsurilor, la frecvenţa de 2,5 MHz este egal cu 1200 ns. Timpul de selecţie la citire, aşa cum rezultă din diagramele temporare de lucru, alcătuieşe aproape 570 ns. De aceea pentru realizarea DM a sistemelor de microprocesoare pe baza MC MP KP580BM80A pot fi folosite practic toate tipurile de RAM şi ROM,arătate în tabelele 5.1-5.3 fără utilizarea tactelor de aşteptare a MP. Pentru realizarea RAM adecvată este utilizarea MC RAM TS din familiile K541, K537 (fig. 5.12, 5.13). RAM de volum mic (de la 1 KB pînă la 8 KB) pe circuitul integrat (CI) K155ИД4 permite adresarea RAM cu volum de pînă la 4KB pe MC K541PУ2, iar cu volum de 8KB pe MC K541PУ8. Pentru adresarea RAM de mare volum e necesar de a folosi decodificator cu 8 ieşiri. RAM de volum mai mare de 16KB se realizează pe MC RAM TS K541PУ3 sau MC RAM TD. Schema circuitului RAM pe MC K541PУ3 este arătată în fig.5.15. Pentru conectarea RAM cu magistrala de date a sistemei se utilizează CI a registrului KP580ИP82. Pentru realizarea ROM de obicei se folosesc MC EPRROM din familia K573 (fig. 5.16) sau MC EPRROM din familia KP558, KM1609, interînlocuitoare în ceea ce priveşte poziţia, situarea ieşirilor. Circuitul ROM pe baza MC K573PФ5, KP558PP2 sau KM1609PP7 este arătat în fig. 5.17. Decodificatorul de adresă pe baza circuitului integrat K155ИД4 permite mărirea volumului ROM pînă la 16 KB. Folosind MC K573 PФ4 sau K573 PФ6, se pote mări volumul ROM pînă la 64 KB. Pentru construirea ROM a sistemelor de microprocesoare pe MC KP580 îşi găsesc aplicare MC PROM (fig. 5.18) ,avînd numărul de biţi 8, şi cele în masă ROM (fig. 5.19).

Fig.5.12. Destinaţia bornelor MC RAM TS din familia K541.

CS A13...A0

DI D0

14

Ieşire de date

Adresa

Intrare de date

WR

Înscriere/citire

MC RAM TS (4K×1) КР541РУ3

Selecţie

Adresa

Ieşire/intrare de date

CS WR A9..A0

DI03...DI00

4

Selecţie Înscrierea/citirea

MC RAM TS (1K×4) KP541PУ2

CS A11...A0

DI D0

12

Ieşire de date

Adresa

Intrare de date

WR

Înscriere/citire Selecţie

MC RAM TS(4K×1) KP541PУ1

61

Fig.5.13. Destinaţia bornelor MC RAM TS din familia K537.

Fig. 5.14. Schema RAM TS pe baza MC KP 541PУ2.

Adresa

Ieşire/intrare de date

WR A10..A0

DI03...DI00

8

Selecţie Înscriere/citire

MC RAM TS (2K×8) KP537PУ8

11 2

CS 1CS A11...A0

DI D0

12

Ieşire de date

Adresa

Intrare de date

WR

Înscriere/citireSelecţie

1SA

D2,D1 3V4V

B1 B0

A9...A0 D7...D0 A9...A0 D7...D0

10 8

10

10 8

10

8

2

A15…A12 A11,A10 A9….A0 A15…A0 D7…D0

MRDC

MWTC

DC Adresă (DCA) K155ИД4

Blocul RAM TS1 (1K×8) KP 541 PУ 2×2

Blocul RAM TS0 (1K×8) KP 541 PУ 2×2

WR

CS

CS CS WR

MC RAM TS(4K×1) KP537PУ3

CS 2,

62

Fig. 5.15. Schema RAM TS pe baza MC KP 541 PУ 3

Fig. 5.16. Destinaţia ieşirilor MC RPROM din familia K573, KР558 şi KМ1609.

Adresa

Ieşire

CS 0CE A10..A0

DI07...DI00

11

8

Ieşire

CS 0CE A12..A0

DI07...DI00

13

8

Adresa

Ieşire

CS 0CE A14..A0

DI07...DI00

15

8

CS A13…A0 D07…D00 DI7…DI0 A13…A0 D07…D00 DI7…DI0 CS WR

OE D0(8) STB

DT(8)

4V D2, D1 3V B0 B1

A15…A0 D7…D0MRDCMWTC

1 1

88

8

14

14

8814 8 8

2 8

DCA K155ИД4 RG B KP580ИP82

Blocul RAM TS1 (16K×8) KP 541 PУ 3×8

Blocul RAM TS0 (16K×8) KP 541 PУ 3×8

A15, A14 A13...A0

63

Fig. 5.17. Schema RAM pe baza MC K 543 РФ5, KР558РР2 sau KМ1609РР1.

Fig. 5.18. Destinaţia ieşirilor MCde 8 biţi PROM din familia K556

Ieşire

CS1 CS2 A8...A0

DI07...D00

8

3CS 4CS

Ieşire

1CS CS2 CS3 A10…A0

D07…D00

CS A12…A0

D07…D00

9 11 13

Ieşire

Adresa Adresa Adresa

Selecţie Selecţie Selecţie Selecţie

PROM(512×8) KР556РT5, KР558РT17

PROM(2K×8) KР556РT18

PROM(8K×8) KР556РT16

8 8

DA

4V D2, D1 3V

B0 B1

CS 0CEA10…A0 D7…D0 CS 0CE A10…A0 D7…D0

2 11

8

8 8

11

11

8 11 8 11

A15, A14 A13…A11 A10…A0A15…A0 D7…D0

MRDC

DCA K155ИД4

RPROM 1 (2K×8) K573РФ5 (KР558РР2, KМ1609РР1 )

RPROM 0(2K×8) K573РФ5 (KР558РР2, KМ1609РР1 )

64

Fig. 5.19. Destinaţia ieşirilor MC ROM Mascat din familia K556.

5.3 Dispozitivele de memorare a sistemelor pe baza microprocesorului de tipul 8085°

Familia MCS-85 conţine microcircuite integrate (MI) specializate a interfeţelor dispozitivelor de calcul (DdC) 8155/8755A, conectate direct cu magistrala microprocesorului 8085A. Aceste MI se folosesc pentru construirea dispozitivelor de memorare (DdM) sistemelor pe microprocesor cu magistrală de sitem combinată. Ambele MI DdM / sistem de intrare-ieşire ( SIO) sunt fabricate după tehnologa MOS şi se alimentează de de la sursa +5V. MI 8155 conţine RAM cu capacitatea 256×8 bit, interfaţa DdM pentru 14 linii de intrare/ieşire a datelor şi taimer de 14 biţi. Spaţiul de adrese al microcircuitului este prezentat în fig 5.21 iar destinaţia ieşirilor în fig 5.22. MI posedă o magistrală de adresă şi date combinată de 8 biţi, şi intrări de selecţie care permit creşterea volumului DdM. Schema conectării MI cu magistrala de sistem a microprocesorului este prezentată în Fig. 5.24. Pentru mărirea volumului DdM se poate folosi decodificator de adresă (DA), care alege MI după intrarea CE .

CS A10…A0

D07…D00

11

Ieşire

CS A12…A0

D07…D00

13

Ieşire

CS A13…A0

D07…D00

14

Ieşire

Adresa Adresa Adresa

Selecţie Selecţie Selecţie

ROM 2K×8 K568РE1/ KР568РE1

ROM 8K×8 K568РE2

ROM 16K×8 K568РE3

65

Fig. 5.21 Spaţiul de adrese al microcircuitului 8155.

Fig. 5.22 Destinaţia ieşirilor MI 8155.

CE AD7…AD0 ALE MIO / RD WR

PA7…PA0 PC5…PC0 PAB…0 TO TI

Magistrala adrese/date

CitireÎnscriere

Intrare de ceas

Ieşire de ceas Portul A Portul B Portul C

8 8 8

8 Selecţie

Selecţie disp. de mem.(DdM)/disp. de calcul (DdC) (0-DdM; 1-DdC)

RAM / IO / B 8155

Impulsul de adresă

7 0

Registrul de adresă

Adresa disp. de memorie pentru IO/ M =0 Adresa portului pentru IO/ M =1

7 0

7 0

7 0

7 0

7 0

5 0

256 Bayt

FF

0×

1×

2×

3×

4×

5×

Portul A

Portul B

Portul C

7 0

16 00

RG de dirijare / stare

Biţii inferiori ai Taimerului

Regimul / biţi superiori ai Taimerului

RAM ST

66

FIG 5.24 Schema conectării microcircuitului 8155 cu magistrala de sistem.

MI 8355/8755A conţin ROM/RPROM (ROM Reprogramabil) cu volumul 2K×8 şi interfaţa DdC c

intrări individuale. Spaţiul de adrese al MI este prezentat în fig 5.26, destinaţia ieşirilor, în fig 5Schema conectării MI cu magistrala de sistem a microprocesorului este prezentatăîn fig. 5.29.

FIG 5.26 Spaţiul de adrese al microcircuitului 8355/8755.

0 10 Registru de adresă

Adresa ROM pentru MIO / =0 Adresa portului pentru MIO / =1

2 KBayt

7FF

7 0

000

000

001

002

003

Portul A

Portul B

ROM cu mascare

RG de direcţie a transmiterii portului A

CE AD7..AD0 ALE MIO / RD WR RES

PA7…PA0 PC5…PCD PB7…PB0 TO TI

8

8 5 8

DA

A15…A8 AD7…AD0

IE MIO /

RD WR RES

Taimer

RAM / IO / B 8155

Intrare/Ieşire

67

FIG 5.27 Destinaţia ieşirilor microcircuitului integrat (MI) 8355/8755. FIG 5.29 Schema conectării microcircuitului 8355/8755 cu magistrala de sistem.

În sistemele pe microprocesor pe baza MI 8085A cu magistrală de sistem separată, dispozitivumemorie se realizează pe baza MI de destinaţie comună, analog se realizează şi DdM pe baza MI KPcu considerarea altor parametri în timp. Timpul ciclului citire/înscriere a microprocesorului 8085A considerarea tactelor de aşteptare la frcvenţa de sincronizare de 3 MHz constituie 1000 ns. Iar timselecţiei- maximum 400 ns. RAM e convenabil de realizat pe baza MI RAM ST (RAM Static) din famK537. Schema conectării RAM ST cu magistrala separată a microprocesorului pe baza MI 8085prezentată în fig. 5.30.

8 8

DA

1CE CE2 A10…A8 AD7…AD0 ALE MIO / RD IOR IOW RDY CLK RES

PA7…PA0 PB7…PB0

1 14 8

A15…A8

STB

RD WR

RES

AD7…AD0

MIO /

RDY CLK

A15…A11 A10…A8

ROM / IO 8355/8755A

1CE CE2 A10…A8 AD7…AD0 ALE MIO / RD IOR IOW RDY CLK RES

PA7…PA0 PB7…PB0

3 8

8 8

Portul A Portul B

Selecţie Adresa

Magistrala de adrese/date

Impulsul de adresă

Citire DdM

Înscriere DdCCitire DdC

???????? Sincronizare

Reset

ROM / IO 8355/8755A

Selecţie DdM/DdC (0-DdM; 1-DdC)

68

FIG 5.30 Schema RAM pentru MI KP 537 PУ 8A

Pentru alegerea operaţiei (citire sau înscriere) se foloseşte ieşirea ST1 a microprocesorului, conec

cu intrările citire/înscriere a MI RAM. Semnalele citire/înscriere de pe magistralele RD , WR se transmintrările de selecţie a MI RAM. Accesul la RAM se permite pentru MIO / =0.

5.4 Dispozitivele de memorie (DM) a sistemelor de microprocesoare (MP) pe baza (MP) K1810BM86/K1810BM88. MP din familia K1810 adresează spaţiul DM cu volumul de 1 MBait cu organizarea monobaitică şi bibaitică.Timpul ciclului de citire/înscriere fără folosirea tactelor de aşteptare la frecvenţa de sincronizare de 5MHz constituie circa 600 ns,iar timpul selecţiei aproximativ 160 ns.De aceea pentru realizare RAM e necesar de a folosi microcircuit (MC) RAM tip static (TS) din familia K565.Pentru realizarea ROM fără tacte de aşteptare e necesar de folosit MCdin familia K556,utilizarea altor familii de MC necesită organizarea a unui sau două tacte de aşteptare. DM a sistemelor de MP pe baza de MC MP K1810BM88 au organizarea monobaitică şi se realizează la fel,ca şi DM pentru sisteme pe bază de MC KP580 şi 8085A.În special, se pot utilize MC DM/DCI (dispozitiv de calcul integral) de tipul 8155, 8355/8755A.

DA 1

4V D2, D1 3VB1 B0

11 8

11 8

11

118

8

8 11

CS A10…A0 D7…D0 WR CS A10…A0 D7…D0 WR

A15…A0 D7…D0

ST1 MIO /

RD WR

A15…A13 A12, A11 A10…A0

DA K155ИД4

Blocul RAM ST (2K×8)

KP 537 PУ 9A

Blocul RAM ST (2K×8)

KP 537 PУ 8A

69

DM a sistemelor de MP pe baza de MC MP K1810BM86 au organizare bibaitică şi constau din două bancuri (fig.5.31).

FIG 5.31 Organizarea DdM a sistemelor pe MP K1810BM86. Bancul superior a DM păstrează baitul superior al cuvîntului cu numărul de biţi 16 şi se

alege după semnalul BHE =0, inferiorul- păstrează baitul inferior al cuvîntului şi se alege după semnalul A0=0.

Sub dirijarea semnalelor de selecţie de pe linia BHE şi A0 se organizează accesul la

cuvintele DM sau la baiţi aparte. Exemplele realizării RAM pe baza MC RAM TS din familia K132(fig. 5.32) şi ROM pe baza MC PROM din familia K556 a sistemei de microprocesoare pe MC MP K1810BM86 sunt prezentate în fig. 5.33, 5.34 respectiv.

FIG 5.32 Destinaţia ieşirilor MI RAM ST din familia K132.

CS A9…A0

D I D0

10

Ieşire

CS A9…A0

DI03…DI00

10

Intrare/ Ieşire

CS A11…A0

DI D0

12

Ieşire

Adresa Adresa Adresa

Intrare

WR WR

4

Read/Write Read/WriteRead/Write

WR

Intrare

CS A13…A0

DI D0

14

Ieşire

Adresa

Read/Write

WR

Intrare

MI RAM ST (1K×1)

MI RAM ST (4K×1)

MI RAM ST (1K×4)

MI RAM ST (16K×1)

Selecţie Selecţie Selecţie Selecţie

CS A D7…D0 RD WR

D15…D8

8

CS A D7…D0 RD WR

D7…D0

8

BHE A19…A1 A0 A19…A1 BHE A19…A0

D15…D0 MRDC MWTC

Bancul superior DdM pînă la 512K×8

Bancul inferior DdM pînă la 512K×8

70

FIG 5.33 Schema RAM a microprocesorului K1810 BM86 la MI RAM ST K132.

FIG 5.34 Schema ROM a microprocesorului K1810 BM86.

Pentru realizarea ROM de volum mare se folosesc MC ROM tip dinamic (TD) din

familia K565(fig. 5.35).Perioada de regenerare a MC constituie 2 ms. Regenerarea se efectuează pe calea adresării la 128 de linii pe adresele inferiore.

Este comod de a afectua regenerarea după semnalele RAS la CAS =1.În acest caz MC disipează puterea minimală.În regim de înscriere datele de pe intrarea D1se fixează după semnalele de pe intrările RAS ,CAS ,WE în momentul apariţiei ultimului semnal.Ieşirea Do

DA

CS A(m) D07…D00

8

D15…D8 A19…A1 , A19…A0

D15…D0 MRDC

CS A(m) D07…D00

8

D7…D0

Bancul superior ROM (N×8)

Bancul inferior ROM (N×8)

BHE

DA

1

1 & &

CS A(16) D07…D00 DI7…DI0 WR

8 8

DI(8)

A19…A16 A15…A1 D15…D8 D15…D8

BHE

16

8

OE STB D0( 8)

1& &

CS A(16) D07…D00 DI7…DI0 WR

8 8

DI(8)

A15…A1 D7…D0 D7…D0

16

8

OE STB D0( 8)

A0 ,BHE A19…A0 D15…D0

MRDC MWTC

RG Tm KP580ИP82 RG Tm KP580ИP82

Bancul superior ROM ST (64K×8) (KM132 PУ6×8) ×4 + K155ИД4

Bancul inferior ROM ST (64K×8) (KM132 PУ6×8)×4+K155ИД4

71

este tristabilă, ea se află în starea ohmică înaltă la CAS =1 şi RAS =1. În regim de înscriere,cînd semnalul de pe intrarea WE vine mai înainte ca semnalul de pe intrarea CAS ,ieşirea rămîne în starea ohmică înaltă pe tot timpul ciclului de înscriere.În regimul de citire ieşire trece starea activă peste un interval de timp,egal timpul selecţiei, şi rămîne în această stare pînă la trecerea semnalului pe intrarea CAS în starea de “logic 1”.

FIG 5.35 Destinaţia ieşirilor MI RAM ST din familia K565.

Starea intrării RAS cu toate acestea nu are sens. Citirea datelor se efectuează fără distrugerea lor. În afară de regimurile obişnuite de înscriere ,citirea în MC efectuează regimurile de citire-modificare-înscriere şi regimurile de înscriere,citire paginare.În primul regim după citirea celulei DM se efectuează modificarea datelor şi înscrierea lor. Regimurile de citire,înscriere paginare permit efectuarea într-un ciclu operaţiile de citire, înscriere succesiunea coloanelor pentru una şi aceeşi linie.Acesta esenţial micşorează timpul efectuării operaţiei. Pentru dirijarea MC ROM TD K565PУ este elaborat MC controlarului ROM TD.În calitate de exemplu să analizăm MC 8203. Controlerul 8203 efectuat după tehnologia n MOS,se alimentează de la sursa de alimentare de +5V şi consumă curent de 250 mA.MC permite dirijarea ROM TD cu volum de 16 şi 64K.În primul caz numărul blocurilor ROM este egal cu 4 şi volumul total constituie 64K, în al doilea caz numărul blocurilor ROM este de doi,iar volumul total constituie 128K GS-generator de sistem Structura MC e arătată în fig. 5.37, destinaţia ieşirilor-în fig. 5.38.Frecvenţa maximă de sincronizare constituie 20MHz.

CS A11…A0

D I D0

7

Ieşire

Adresa

Intrare

WE

Read

RAS CS A7…A0

D I D0

7

Ieşire

Adresa

Intrare

WE

Read

RAS CS A8…A0

D I D0

7

Ieşire

Adresa

Intrare

WE

Read

RAS

Selecţia Coloană Rînd

Selecţia Coloană Rînd

Selecţia Coloană Rînd

RAM (16K×1) K 565 PУ 6 RAM (64K×1)

K 565 PУ 5RAM (256K×1)

K 565 PУ 7

72

fig 5.37 Structura MI 8203

X0 / 0P1 X1 / CLK

KK 64/16

B RG

Blocul de Comandă

Contor Registru Registru

Multiplexor

Multiplexor

ALEREF /

PCSRD/S1

WR

6OUT 1OUT

RAS3, B0 2RAS , OUT7

1RAS0RAS

AH5...AH0 AL5...AL0 SACK

XACKB1/S1, AH7

B0, AL7

WE CAS

Taimer

ArbitruGS

Sincronizare

Biţi superiori de adresă Biţi inferiori de adresă

Afirmarea schimbului

(a)

16K PCS B1/0P1 B0 AH6…AH0 AL6…AL0 ALEREF / 1/ SRD WR SACK XACK

CAS 0...3 RASRAS 0...6 OUTOUT WE

CitireÎnscriere

74

7 7

XO/OPZ

X1/CLK

1

Selecţia

Selecţia blocului RAM

Regenerare/Impuls de adresă

Afirmarea selecţiei

Selecţia coloanei RAM

Selecţia rîndului RAM

Adresa RAM Accesul

înscrierii RAM

1110 pentru B1,B0=00 1101 pentru B1,B0=01 1011 pentru B1,B0=10 0111 pentru B1,B0=11

Controller RAM 8203

73

FIG 5.38 Destinaţia ieşirilor MI 8203 în regimuri de deservire MI RAM cu capacitatea 16K (a) şi 64K (b) Realizarea blocului RAM cu organizarea baitică de volum de pînă la 64 Kbaiţi pe baza MC K565PУ6 este arătată în fig. 5.40, iar conectarea ei cu magistrala sistemei pe microprocesoare MP K1810 BM88-în fig. 5.41. FIG 5.40 Schema RAM ?? cu volumul pînă la 64 Kbait pentru MP K 565 PУ6

64K PCS B0 AH7…AH0 AL7…AL0 ALEREF / 1/ SRD WR SACK XACK

CAS 0...3 RASRAS WE

Sincronizare

Citire

82

8 8

XO/OPZ

X1/CLK

0...7 OUTOUT

Înscriere

Biţi superiori de adresă Biţi inferiori de adresăRegenerare/Impuls de adresă

Afirmarea selecţiei Afirmarea schimbului

Selecţia bloculuiRAM

Selecţie

Selecţia coloanei RAM

Selecţia rîndului RAM

Adresa RAM Accesul

înscrierii RAM

Controller RAM 8203

10 pentru B0=001 pentru B0=1

(b)

CAS RAS A6…A0 WE

DI7…DI0 D07…D00

CAS RAS A6…A8 WE

DI7…DI0 D07…D00

77

77 7

88

88

88

88 8 8

DI7…DI0 D07…D00

1RAS CAS 0RAS A6…A0 WE

RAM (16K×8) K 565 PУ 6×8

RAM (16K×8) K 565 PУ 6×8

74

FIG 5.41 Schema modulului RAM a sistemei pe microprocesor pentru MI K1810BM88.( TM- tampon de magistrală, RG Tm-registru tampon) Schema bancului ROM cu volum de 128 Kbaiţi pe MC K565 PУ5 este arătată în fig. 5.42,

iar conectarea ei cu magistrala sistemei sistemelor de microprocesoare pe MP K1810BM86-în fig. 5.43.

CAS RAS A7…A0 WE

DI7…DI0 D07…D00

CAS RAS A6…A8 WE

DI7…DI0 D07…D00

88

88 8

88

88

8 8

8 8 8 8

DI7…DI0 D07…D00

1RAS CAS 0RAS A7…A0 WE

RAM (64K×8) K 565 PУ 5×8

RAM (16K×8) K 565 PУ 5×8

DA

& &

OE D07…D00 STB

DI7…DI0

T A(7) OE

B(7)

CAS 0...3 RASRAS WE D07…D00 DI7…DI0

CAS 0...3 RASRAS 0...6 OUTOUT WE

16K

1

PCS B1 B0 AH6…AH0 AL6…AL0 RD WR XACK

CAS

1

X1

X2

A19…A0 D7…D0 MRDC MWTC XACK

A19…A16 A15 A14 A13…A7 A6…A0

0...6 OUTOUT

7 78

8 8

7

7

4

Cuartz Controller RAM 8203 RG Tm KP580ИP82

4 blocuri RAM (16K×8) K 565 PУ 6×8×4

TM KP580BA87

75

FIG 5.42 Schema RAM?? cu volumul pînă la 128 Kbait pentru MP K 565 PУ 5

Fig. 5.43 Schema modulului RAM a sistemei pe microprocesorul K1810BM86

DA

& &

OE D0(16) STB

DI(16)

CAS 0,1 RASRAS 0...7 OUTOUT WE

PCS B0 AH7…AH0 AL7…AL0 RD WR XACK

CAS

X1

X2

A(1) A(1) A(8) A(8) A(1)

B(1) B(1) B(8) B(8) B(1) F

OE B(16) STB

A(16)

CAS 0,1 RASRAS 0...7 OUTOUT WE DO7…D00 DI7…DI0 CAS 0,1 RASRAS 0...6 OUTOUT WE D07…D00 DI7…DI0

& &

A0 BHE

BHE A016

16 8 8

2

2 8 8 8

2 8

8

16 16

8

18,19 AA BHE 17A 9...16 AA 1...8 AA 0ABHE 0...19 AA 0...15 DD

MRDC MWTC XACK

TM KP580BA87×3

Controller RAM 8203

RG TmKP580ИP83×2 TM KP580BA87×2

Bancul superior ROM (64K×8) (K565 PУ5×8)

Bancul inferior ROM (64K×8) (K565 PУ5×8)

76

6. PROIECTAREA UNITĂŢII DE INTRARE – IEŞIRE 6.3 INTERFAŢA CANALELOR SERIE DE INTRARE/IEŞIRE. Interfaţa canalelor de intrare/ieşire se realizează pe bistabilul de interfaţa programată a legăturii consecutive. Bistabilul КР550ВВ51(figura 6.33)este realizată după tehnologia n-MOS, se alimentează cu o tensiune de +5V şi curent de 100mA. Microschema reprezintă un emiţător sincron sau polisincron de transmisiune serie, care îndeplineşte funcţiile de recepţie şi prelucrarea formatelor paralele de cuvinte în formate serie cu simbolurile de serviciu sau transmiterea lor prin canale de legătură şi formate serie, primite din canale de legătură a cuvintelor de date în format paralel pentru intrarea în procesor. Microschema poate fi programată pentru funcţionarea în 5 regimuri: transmitere asincronă, recepţie asincronă, transmitere sincronă, recepţia sincronă cu sincronizarea internă, recepţia sincronă cu sincronizarea externă.

Formatele cuvintelor de date sunt prezentate în figura 6.34. Formatul cuvintelor emisie/recepţie poate fi de 5...8 biţi de date. Numărul de biţilor de oprire în regim asincron este egal cu 1, П/2 sau 2. În regim sincron se utilizează 1 sau 2 simboluri de sincronizare. Microschema permite controlarea greşelilor în cuvinte de date recepţionate pe paritate/imparitate, greşelele în structura codului la recepţie asincronă, ce apar în rezultatul absenţei biţilor de oprire, de asemenea şi greşelile de suprapunere, ce apar în rezultatul nerespsctării schimbării sincronizării, cînd cuvîntul următor vine pînă la calcularea celui

28 27 26 25 24 23 22 21 20 19 18 17 16 15

D1 D0 +5V RxC DTR RTS DSR RES CLK TxD TxE CTS SYND

1 2 3 4 5 6 7 8 9 10 11 12

КР5

80ВВ

51А

Figura 6.33 Amplasarea porturilor de ieşire bistabilul cu interfaţa programată serie KP580BB51A

77

anterior. Viteza de schimbare în regim sincron este de 0...64 000 bod, în regim asincron este de 0...19 200 bod. Microschema(figura 6.35) constă dintr-un emiţător, schema de dirijare a modemului, receptor şi schema conjugată magistrala de date. Destinaţia ieşirelor este prezentată în figura 6.36. Receptorul primeşte datele de pe magistrală şi îi transformă în cod consecutiv, adaugă biţii de serviciu şi îi transmite pe ieşirile receptorului TxD, dirijate de semnalul de sincronizare de la intrarea TxC. Emiţătorul conţine un registru de deplasare de 13 biţi, numărător, divizor de frecvenţă, formator de biţi de serviciu, formator de ieşire. În regimul de transmitere sincronă viteza de transmitere este egală cu frecvenţa semnalelor la intrarea TxC. În regimul de transmitere asincronă viteza transmiterii este multiplă cu frecvenţa semnalelor de intrare TxC. Coeficientul de multiplicare se programează şi este egal cu 1:16 sau 64. De exemplu, pentru viteza de transmitere 110 bod frecvenţa semnalului de sincronizare venit la intrarea TxC, trebuie să fie 110Hz şi multiplă cu 4, 1,76Hz multiplă cu 16 sau 7,04kHZ la multiplicarea egală cu 64. Frecvenţa maximală a semnalului de sincronizare la intrarea TxC poate fi egală cu 615kHz. Datele se transmit în timpul trecerii semnalelor de la intrarea „1” la intrarea „0”.

D0 D1 D4 S0 S1 Sn S1 S0 Sn D0 D1 Dn Hp

Bitul de start

Biţii de date (5..8)

Bitul de control

Bitul de oprire (1,11/2,2)

Simbolul de sincronizare

Simbolul de Sincronizare

Datele

a b

Figura 6.34. Formatul cuvintelor de date КР580ВВ51А în regim asincron (a) şi regim sincron(b)

Bloc de interconectare

CS C/ D D7..D0 RD WR CLK RES 8

Emiţător Schema de dirijare Receptor

8 8

Figura 6.35. Structura БИС KP580BB51A

78

Semnalul la intrarea emiţătorului TxRDY indică, că receptorul este gata să primească cuvintele noi de date de la procesorul central. Semnalul la ieşirea TxRDY se instalează în starea unitară după pornirea programată a transmiterii (CTS =0) şi după terminarea transmiterii cuvîntului de date curent, şi trece în starea zero după înscrierea baitului de date în registru de date a emiţătorului. Semnalul de la ieşirea TxRDY se poate folosi în calitate de cerere de întrerupere sau cerere DMA în canale DMA. Starea lui se fixează în registru de stare şi poate fi citită de procesor pentru dirijarea cu schimbul de date în canale de deservire a programei. Semnalul la ieşirea TxE, indică că registru de date a emiţătorului este liber. El se instalează în starea unitară la terminarea cuvîntului de date, iar în starea zero- după înscrierea datelor în registru emiţătorului, de asemenea şi la programarea cuvîntului de

CS C/ D D7..D0 RD WR CLK RES KP580BB51A

TxD TxC TxRDY TxE RTS CTS DTR DSR SYND RxRDY RxC RxD

Extrasul БИС

Dirijarea/datele 1-dirijare, 0-datele

8

Magistrala de date Citire

Înscriere

Sincronizarea Instalarea iniţială

Ieşirea emiţătorului

Sincronizarea emiţătorului

Validarea emiţătorului

Registru emiţătorului

este liber Cererea

terminalului receptorului

Validarea terminalului receptorului

Cererea terminalului emiţătorului

Validarea terminalului

emiţătorului

Ieşirea instalării impulsului de sincronizare intern

Validarea receptorului

Sincronizarea receptorului

Intrarea receptorului

Figura 6.36. Amplasarea porturilor de ieşire БИС КР580ВВ51А

79

dirijare. Semnalul de la ieşirea TxE se poate folosi pentru indicarea sfîrşitului transmiterii. Starea lui se fixează în registru de stare şi poate fi analizat de către program. Receptorul primeşte datele de la intrare RxD în codul serie, şi îi prelucrează în codul paralel, exclude simbolurile de serviciu şi transmite datele pe magistrală. Receptorul conţine formator de intrare, două registre de deplasare, numărător şi divizor. Recepţia datelor se sincronizează de semnalul de intrare RxC. Ca şi la transmiterea , în regimul de recepţie sincronă frecvenţa sincronizării este egală cu viteza de recepţie a datelor, iar regimul asincron recepţia este multiplă cu viteza transmiterii datelor. Coeficientul de multiplicare se impune de către program şi este egal cu 1:16 sau 64. Datele se primesc pe frontul crescător a semnalului la intrarea RxC. Semnalul la ieşire RxRDY indică, că datele interfeţei sunt pregătite pentru intrarea în procesorul central. El se instalează în starea unitară după recepţia cuvîntului de date şi poate fi folosit în calitate de semnal de cerere pentru întreruperea sau cererea DMA în canale de deservire pentru întrerupere sau canalele DMA. Starea de ieşire se fixează în cuvîntul de stare şi poate fi folosită pentru sincronizarea schimbului în canale cu deservire programată. Semnalul trece în starea „0 logic” după calcularea datelor. Intrarea/ieşirea programată cu două direcţii de sincronizare SYND se foloseşte în sincronizarea regimului de recepţie. În regimul de recepţie sincron cu sincronizarea internă el se programează la ieşire, după ce pe el se instalează semnalul de nivelul 1. Interfaţa îndeplineşte ocuparea sincronizării: primeşte 1 sau 2 simboluri de sincronizare. Starea SYND se fixează în registru de stare şi poate fi analizată pentru trecerea la recepţia datelor. Semnalul se instalează în starea zero prin semnalul de iniţializare la intrare RES sau anularea programată şi după citirea cuvintelor de stare. De la ieşirea SYND semnalul se poate folosi ca cerere pentru întrerupere, iar din registru de stare ce poate fi citit de procesor şi analizat de program. În regimul de recepţie asincronă ieşirea se utilizează pentru depistarea ruperii recepţiei. Pe el se instalează valoarea 1, cînd la recepţia biţilor de oprire, ce au valoarea 1 la intrarea RxD, apare semnalul cu valoarea zero. Semnalul de la ieşirea SYND se poate folosi ca cererea pentru întrerupere pe ruperea liniei de legătură. Starea lui , de asemenea se fixează în registrul de stare şi poate fi analizat de către program. În starea zero semnalul la ieşire SYND se instalează după apariţia valorii unitare a semnalului la intrarea TxD şi după instalaţia iniţială(pe semnalul la intrare RES sau program). În regim de sincronizare externă intrarea SYND se programează ca intrare şi se foloseşte pentru recepţia semnalului de sincronizare de schimb exterior, ce permite recepţia datelor. Recepţia se realizează prin SYND=1 la descreşterea semnalului de intrare RxC. Schema de dirijare conţine registru de dirijare a cuvintelor, simbolurilor de sincronizare pentru regimurile de sincronizare, cuvinte de stare şi schema de dirijare a modulatorului şi demodulatorului. Semnalul de intrare RES cu durata nu mai puţin de 6 perioade din semnalul CLK instalează bistabilul în regim de mers în gol, în care microshema se află pînă la sosirea cuvîntului de dirijare. Intrarea şi ieşirea semnalului de

80

dirijare se folosesc pentru dirijarea modemului sau în calitate de semnal de schimb de sincronizare de destinaţie comună. Ieşirea semnalului de cerere terminalului receptorului RTS se instalează în starea zero în mod programabil şi se utilizează ca cererea dispozitivelor exterioare pentru transmiterea datelor. Semnalul de validare la intrarea receptorului la terminalul CTS indică (cînd CTS =0), că transmiterea datelor din dispozitivele externe se permite şi se permite ieşirea TxRDY. Ieşirea semnalului de validare a terminalului DTR a emiţătorului se poate folosi pentru sincronizarea lucrului emiţătorului şi reglarea vitezei extrasului. El se instalează în zero de către cuvîntul de dirijare din program. Intrarea semnalului de validare a terminalului DSR a emiţătorului indică că terminalul este pregătit de transmitere, se fixează în cuvîntul de stare şi poate fi analizat de către program. Bistabilul КР580ВВ51А se interconectează cu magistrala de comandă a procesorului prin ieşirile magistralei de date D7...D0, semnale de dirijare a extrasului bistabilului, adresarea registrului de dirijare/stare sau de date, citire, înscriere, ce se aplică la intrările CS , C/ D , RD şi WR respectiv.. Schemele de interconectare sunt analogice cu schemele bistabilului КР580ВВ55А. Schema de interconectare a bistabilului КР580ВМ80А a magistralei procesorului pe bistabilul КР580ВМ80А este prezentată în figura 6.39,a. Bistabilul se alege prin selectorul de adrese, se descifrează adresa dispozitivului exterior cu ajutorul biţilor A7...A0 a magistralei de adrese în spaţiul adreselor dispozitivelor externe cu volumul de 256 baiţi. Intrare C/D se dirijează de adresa A0. Bistabilul se sincronizează prin semnalele venite de pe linii. Dirijare cu citirea/înscrierea se îndeplineşte cu semnalele separate din liniile IORC , IOWC . În schema de interconectare cu magistrala procesorului bistabilului de tip 8085A/K1810BM88(figura 6.39,b) selectorul de adrese se alege prin semnalul O/ M =1, iar dirijarea cu citirea/înscrierea se efectuează cu liniile de citire/înscriere WRRD, . În schema de interconectare cu magistrala procesorului bistabilului К1810ВМ86(figura 6.39, c) se alege de selectorul de adrese de linie A0, iar interfaţa este conectată la biţii inferiori a magistralei de date D15...D0. Dirijare cu intrarea C/ D se realizează cu adresa de pe linia A1.

81

CS C/ D D7..D0 RD WR CLK RES KP580BB51A

A15..A0 D7..D0 IORC IOWC F2ТТЛ RES

AC 8

CS C/ D D7..D0 RD WR CLK RES KP580BB51A

A15..A0 D7..D0 IORC IOWC F2ТТЛ RES

AC

A7..A1 A0

Figura 6.39 a. Schema de interconectarea circuitului integrat KP580BB51A cu magistarala de sistem a circuitului integrat KP580BM80A

Figura 6.39. b. Schema de interconectare a circuitului integrat KP580BB51A cu magistrala de sistem a circuitului integrat 8085A, K1810BM88.

82

Regimul de lucru şi funcţiile îndeplinite de microschemă se impun de program cu ajutorul cuvintelor de dirijare de regim şi cuvintele de dirijare de două tipuri: cuvintele de dirijare de regim şi de dirijare de comandă. Formatele cuvintelor de dirijare sunt arătate in figura 6.40. Cuvînt de dirijare de regim se determină de către regim(biţii 1,0-00) sau de către coeficientul de divizare a frecvenţei de sincronizare, de lungimea cuvîntului de date(biţii 3,2), acceptare(biţii 4), şi tipul de control(bitul 5), a cuvîntului de date, numărul de simboluri de sincronizare(bitul 7) şi tipul sincronizării(bitul 6) în regimele de sincronizare, numărul de biţi de control(biţii 7,6) în regimele asincrone. Cu ajutorul cuvîntului de dirijare de comandă se programează lucrului interfeţei pentru transmiterea(bitul 0) şi recepţia(bitul 2), alegerea simbolurilor de sincronizare în regim de sincronizare(bitul 7), anularea interioară(programată) a interfeţei(bitul 6), ruperea transmiterii(bitul 3), anularea steagului de greşeli(bitul 4), instalarea cererilor de transmitere(bitul 1) şi recepţie(bitul 5). Înscrierea cuvintelor de dirijare se îndeplineşte cu comenzile de ieşire la C/ D =1. Regimul de lucru şi funcţiile îndeplinite de microschemă se impun de program cu ajutorul cuvintelor de dirijare de regim şi cuvintele de dirijare de două tipuri: cuvintele de dirijare de regim şi de dirijare de comandă. Formatele cuvintelor de dirijare sunt arătate in figura 6.40. Cuvînt de dirijare de regim se determină de către regim(biţii 1,0-00) sau de către coeficientul de divizare a frecvenţei de sincronizare, de lungimea cuvîntului de date(biţii

CS C/ D D7..D0 RD WR CLK RES KP580BB51A

A15..A0 D7..D0 IORC IOWC F2ТТЛ RES

AC

BHE BHE A15..A2 A1

Figura 6.39. c. Schema de interconectare a circuitului integrat KP580BB51A cu magistrala de sistem a circuitului integrat K1810БM89

83

3,2), acceptare(biţii 4), şi tipul de control(bitul 5), a cuvîntului de date, numărul de simboluri de sincronizare(bitul 7) şi tipul sincronizării(bitul 6) în regimele de sincronizare, numărul de biţi de control(biţii 7,6) în regimele asincrone. Cu ajutorul cuvîntului de dirijare de comandă se programează lucrului interfeţei pentru transmiterea(bitul 0) şi recepţia(bitul 2), alegerea simbolurilor de sincronizare în regim de sincronizare(bitul 7), anularea interioară(programată) a interfeţei(bitul 6), ruperea transmiterii(bitul 3), anularea steagului de greşeli(bitul 4), instalarea cererilor de transmitere(bitul 1) şi recepţie(bitul 5). Înscrierea cuvintelor de dirijare se îndeplineşte cu comenzile de ieşire la C/ D =1.

00-regim sincron Coeficientul vitezei de schimb în regim sincron: 01-1 10-16 11-64

СС ВС ВК РК L2 L1 0/B2 0/B1 ЧСБ

7 6 5 4 3 2 1 0

În regimurile sincrone

Metoda de sincronizare: 0-1 simbol 1 2 Tipul de

sincronizare 0-externă 1-internă

Tipul de control 0-par

Permiterea controlului la PK=1

Lungimea cuvîntului 00-5biţi 01-6biţi 10-7biţi

Figura 6.40. a. Formatul cuvîntului de dirijare de regim a circuitului integrat KP580BB51A

84

Cuvintele de dirijare se formează după semnalul RES consecutiv: cuvîntul de

dirijare a regimului, simbolul de sincronizare 1, simbolul de sincronizare 2 în regimurile de sincronizare, cuvintele de dirijare a comenzii, datelor, etc. Cuvintele următoare se încarcă în formatul cuvintelor de dirijare de comandă, care pot fi înscrise în orice moment de timp în blocul de transmitere a datelor. Pentru întoarcerea programată la formatul cuvîntului de dirijare a regimului se cere utilizarea cuvîntului de dirijare a comenzii 01000000, în care este instalat bitul 6 şi se iniţializează lichidarea internă. Starea microschemei poate fi controlată prin citirea conţinutului registrului de stare. Formatul cuvîntului de stare este arătat în figura 6.41. El permite controlarea pregătirii emiţătorului(bitul 0) şi receptorului(bitul 1), pregătirea terminalului(bitul 7), prezenţa sincronizării cu terminalul(bitul 6), epuizarea buferului emiţătorului(bitul 2) şi greşelile de recepţie apărute(biţii 5...3). registrul de stare se citeşte la comanda intrării, cînd valoarea semnalului de intrare C/ D =1.

РС ВСБ ЗПМ СФО РП РПМ ЗПД 7 6 5 4 3 2 1

Permiterea căutării simbolului de sincronizare la Lichidarea

internă la ВСБ=1 Cererea

recepţiei RTS =0 Lichidarea

fanioanelor de greşeli

Ruperea transmiterii la PП=1 TxD=1

Permiterea recepţiei la РПМ=1

Cererea transmiterii DTR =0

Figura 6.40.b. Formatul cuvintului de dirijare de comandă a circuitului integrat KP580BB51A

Permiterea transmiterii la

85

În regimul de transmitere asincronă(figura 6.42) după înscriere cuvîntului de dirijare se acceptă transmiterea la CTS =0 la ieşirea TxRDY se instalează tensiunea „1 logic”, se indică validarea emiţătorului pentru recepţia datelor din microprocesor . Procesorul poate controla starea ieşirii TxRDY prin citirea cuvintelor de stare a microschemei sau recepţia lui prin sistemul de întrerupere. Dacă receptorul este pregătit, atunci procesorul înscrie cuvîntul de date în interfaţa la semnalul de intrare WR . La intrarea de validare în bitul corespunzător a cuvîntului de stare se instalează valoarea „0 logic”. După înscrierea datelor în formatul paralel în microschemă are loc cuplarea automată la fiecare transmitere a start-bitului, bitului de control şi bitului de oprire în corespundere cu programarea formatului de date şi transmiterea lor prin dirijarea semnalului la intrarea TxC. După transmiterea cuvintelor de date se instalează starea unitară a semnalului de validare a emiţătorului TxRDY, care apare cu o întîrziere relativă faţă de mijlocul stop-biţilor pe 16...20 perioade a impulsului de sincronizare. După înscrierea cuvîntului de dirijare „Sfîrşit de transmitere”(00001000) la sfîrşitul transmiterii datelor la ieşirea TxD se instalează „0 logic”.

7 6 5 4 3 2 1 0

Greşeala de control la OK=1

Registru receptorului este liber

Validarea receptorului la TxRDY=1

DSR SYND ОФ ОН ОК TxE RxRDY

Validarea terminalului emiţătorulu

Sincronizarea: 0 nu

Greşeala formatului la ОФ=1

Greşeala amplasării la OH=1

FIGURA 6.41. FORMATUL CUVÎNTULUI DE STARE KP580BB51A

Validarea receptorului la TxRDY=1

86

La transmiterea prin modem(figura 6.43) în interfaţa se înscrie cuvîntul de dirijare de comandă cu valoare bitului 5=1, la ieşirea RTS a căruia se instalează semnalul de cerere de transmitere de nivel inferior. Modemul formează la intrarea CTS semnalul de permitere(CTS =0), care permite formarea semnalului de validare a emiţătorului TxRDY, la care se iniţiază schimbul cu procesorul În regimul de recepţie asincronă(figura 6.42) după înscriere cuvîntului de dirijare la intrarea de validare a emiţătorului RxRDY se instalează semnalul zero. Tensiunea „1 logic” la intrarea RxD mărturiseşte despre faptul, că în momentul dat de timp recepţia informaţiei nu are loc. Apariţia la intrarea RxD tensiunii „0 logic” informează despre sosirea start-bitului. Validarea acestui bit se verifică din nou la strobarea lui la mijloc. Dacă tensiunea „0 logic” la intrare se confirmă, atunci microshema începe recepţia datelor. Totodată se porneşte numărătorul de biţi, care permite determinarea bitului de sfîrşit de cuvînt de date, bitul de control şi bitul de oprire. Dacă la încercarea repetată se află tensiunea „1 logic”, atunci receptorul termină recepţia şi trece în starea iniţială. La apariţia greşelilor în datele transmise bistabilele de greşeli se instalează în starea unitară. Apariţia stop-bitului semnalizează despre datele aflate în receptor. Datele primite se transmit prin

CS C/ D D7..D0 RD WR CLK RES

KP580BB51A

0 0 0 1 0 1 7 6 5 4 3 2 1 0

x x ОФ ОН ОК TxE RxRDY 7 6 5 4 3 2 1

8

Portul de

b

c

Impulsurile de sincronizare

INTO Portul de

a

La magistrala de sistem

Figura6.42. Schema conectării porturilor de ieşire(a), cuvîntului de dirijare(b) şi cuvîntului de stare(c) БИС КР580ВВ51А în regim de emitere şi recepţie asincronă

87

magistralele interne de date la registru de ieşire de date de ieşire, iar la ieşirea RxRDY se instalează tensiunea „1 logic”, faptul ce semnalizează procesorului despre necesitatea calculării datelor. La realizare schimbului cu deservirea întreruperilor semnalul de ieşire RxRDY se utilizează în calitate de cerere de întrerupere. La schimbul programat procesorul citeşte starea de validare a receptorului în cuvîntul de stare, şi apoi îl analizează şi citeşte datele de pe interfaţă, dacă RxRDY=1. Dacă cuvîntul precedent de date nu a fost acceptat de microprocesor, atunci cuvîntul curent înlocuieşte pe cel anterior în buferul de intrare/ieşire şi bistabilul de greşeli de suprapunere se instalează în starea unitară(adică cuvîntul precedent se pierde). Prezenţa unei greşeli nu opreşte lucrul microschemei. Informaţia despre greşelile se păstrează pînă la apariţia următorului cuvînt de comandă. Analiza şi prelucrarea greşelilor se efectuează prin programare. Sincronizarea recepţiei de date la ieşirea RxD se efectuează cu ajutorul semnalelor de sincronizare, veniţi la intrarea RxC, care la rîndul său se strobează în interiorul microschemei, adică are loc întîrzierea informaţiei cu 2µsec. Semnal la ieşire RxRDY apare cu apariţia relativă faţă de mijlocul stop-bitului de 16...20 perioade de sincroimpulsurilor.

CS C/ D D7..D0 RD WR CLK RES

KP580BB51A

INTO La modem INTI

Portul de ieşire

Impulsuri de sincronizare

Portul de intrare

8

0 0 0 1 0 1

7 6 5 4 3 2 1

0 0 1 1 0 1

DSR x ОФ ОН ОК TxE RxRDY

a

7 6 5 4 3 2 1

b c

Figura 6.43. Schema conectării porturilor de ieşire (a), cuvîntului de dirijare (b) şi cuvîntului de stare (c) circuitului integrat KP580BB51A în regim de lucru asincron cu modem

88

La recepţia prin modem(figura 6.43) procesorul verifică pregătirea sa, citind cuvîntul de stare şi analizînd bitul 7. Dacă bitul 7=1, atunci el se înscrie în interfaţa cuvîntului de dirijare cu valoarea bitului 1=1, în rezultat la ieşirea DTR se instalează semnalul de nivel mic, care informează modemul despre pregătirea datelor pentru recepţie.

În regimul de transmitere sincronă(figura 6.44) pentru alegerea informaţiei utile dintr-un număr de simboluri serie şi pentru codarea datelor înaintea biţilor de date se introduc simbolurile de sincronizare. După înscriere cuvintelor de dirijare în microschemă, simbolurile de sincronizare şi datele din emiţător nu încep transmiterea pînă cînd la intrarea de validare a terminalului CTS a receptorului nu este instalată tensiunea „0 logic”, după ce emiţătorul începe translarea biţilor de date la ieşirea TxD cu viteza sincroimpulsurilor, veniţi la intrarea TxC. Înscrierea datelor în interfaţa se efectuează la semnalul de validare TxRDY, ca şi în regimul de transmitere asincronă. Există cazuri cînd, microprocesorul nu înscrie informaţia curentă în interfaţă, pînă cînd ultimul transmite nu va transmite toată informaţia precedentă. În cazul dat pentru excluderea pierderii sincronizării între modemul şi interfaţa automat vine un număr de simboluri de sincronizare. Şi la ieşirea TxE se aplică tensiunea „1 logic”, ce indică că microschema nu posedă informaţia pentru transmitere şi modemului este transmis un impuls de sincronizare. Cînd microprocesorul începe înscrierea informaţiei în interfaţă, la ieşirea TxE se instalează tensiunea „0 logic”.

89

În regimul de recepţie sincronă cu sincronizarea internă(figura 6.44) lucrul microschemei se începe cu căutarea simbolurilor de sincronizare. Informaţia se primeşte la intrarea RxD pe primul registru receptorului şi se compară cu conţinutul registrului primului simbol de sincronizare în continuare. Cînd conţinuturile registrelor comparate devin egale, microschema termină căutarea şi trece în regim de sincronizare. La ieşirea de instalare de sincronizare SYND se aplică tensiunea „1 logic”. Dacă microschema este programată pentru sincronizarea cu două simboluri, atunci următorul simbol de sincronizare recepţionat, la rîndul său se compară cu conţinutul celuilalt registru. Cînd ambele simboluri de sincronizare sunt depistate, numai atunci la ieşirea SYND în timpul

CS C/ D D7..D0 RD WR CLK RES

KP580BB51A

INTO La modem INTI

Portul de ieşire

8

Impulsuri de sincronizare

Portul de intrare

La magistrala de sistem

7 6 5 4 3 2 1

DSR x ОФ ОН ОК TxE RxRDY1/0 1 BK PK L1 L2

7 6 5 4 3 2 1 0

1 0 1 1 0 1

Simbolul de sincronizare 1

Simbolul de sincronizare 2

a

c

Figura 6.44. Schema conectării porturilor de ieşire(a), cuvîntului de dirijare(b) şi cuvîntului de stare(c) KP580BB51A în regim asincron cu sincronizare

b

90

recepţiei ultimului bit al a doilea simbol de sincronizare se aplică tensiunea „1 logic”, ce semnalizează terminalului(modemului), că ocuparea sincronizării a avut loc. Terminalul începe translarea datelor la intrare interfeţei receptorului. Procesorul depistează ocuparea informaţiei, citind cuvîntul de stare şi analizînd bitul 6.La ieşirea SYND în mod automat apare tensiunea „0 logic” după citirea stării microschemei. După aceasta se realizează recepţia datelor procesorului central la pregătirea receptorului în mod similar ca şi la regimul de recepţie asincron.

În regimul de recepţie sincronă de sincronizare externă(figura 6.45) la ieşirea SYND se aplică un strob, care cheamă translarea simbolurilor de sincronizare la intrare RxD cu viteza semnalelor de sincronizare, veniţi la intrarea RxC. Durata semnalelor, ce vin la intrarea SYND, nu trebuie să fie mai mică decît perioada semnalelor de sincronizare, veniţi la intrarea RxC. Începutul recepţiei informaţiei poate fi reţinut cu o perioadă de frecvenţă de simboluri de sincronizare a receptorului din cauza lipsei sincronizării dintre semnalele de sincronizare RxC şi semnalele veniţi la intrarea SYND. Reţinerea informaţiei la intrarea RxD faţă de semnalele veniţi la intrarea SYND trebuie să fie egală cu 15 perioade de

CS C/ D D7..D0 RD WR CLK RES

KP580BB51A

INTO La modem INTI

Portul de ieşire Portul de intrare

8

a

La magistrala de sistem

DSR x ОФ ОН ОК TxE RxRDY7 6 5 4 3 2 1

1/0 1 BK PK L1 L2 7 6 5 4 3 2 1 0

1 0 1 1 0 1 b

c

Figura 6.45. Schema de conectare porturilor de ieşire (a), cuvîntului de dirijare de regim (b) şi cuvîntului de stare (c) circuitului integrat КР580ВВ51А în regim de sincronizare externă

91

frecvenţă a semnalelor de sincronizare receptorului. Greşelile de paritate şi supraîncărcării în regimurile de sincronizare se controlează cu acelaşi mod, ca şi la regimul asincron. Asigurarea programată a interfeţei include programul de programare a bistabilului şi programele de intrare/ieşire. Pentru programarea interfeţei este necesar de formulat cuvîntul de dirijare şi înscrierea lui în interfaţă.

A15..A0 D7..D0 IORC IOWC F2ТТЛ RES

A7..A1 A0

CS C/ D D7..D0 RD WR CLK RES KP580BB51A

TxD TxC CTS DSR RxC RxD

CS A1,0 D7..D0 RD WR КР580ВИ53

OUTO GATEO CLKO

AC 2 8 8

&

1

ПЕР+ ПЕР-

+5V -12V 4,7K

1,5K

1,5K 560

K29ЛП1А

Figura 6.46. Schema interfeţei ИРПС pe KP580BB51A şi KP580BИ53

1

92

Realizarea practică a interfeţei canalului serie de intrare/ieşire este demonstrat în exemplu de construire a interfeţei radiale a ИРПС(figura 6.46) serie pentru interconectarea procesorului bistabilului КР580ВВ51А lucrează în regim de intrare/ieşire asincronă. Receptorul se cuplează cu liniile de intrările ПД+,ПД- prin legătura optronică, ce este realizată pe optronul К293ЛП1А. Emiţătorul este unit cu liniile de ieşire prin formator. În ambele cazuri liniile de legătură trebuie să asigure un curent de 20mA. Semnalele de sincronizare de intrare/ieşire formează un taimer, realizat bistabilul КР580ВИ53. Se foloseşte numărătorul 0, care lucrează în regim de generator de impulsuri dreptunghiulare, semnalului sincronizat cu frecvenţa de 2,15MHz cu liniile F2ттл. Pentru obţinerea vitezei de schimb egală cu 9600 bod, coeficientul de divizare a taimerului trebuie să fie egal cu 224=111000002. BIBLIOGRAFIE 1. Артюхов В.Т. «Проектирование ЭВА на МП». - Киев, 1992. 2. Справочник по МП и МП комплектом. Под ред. Шахнова. - М., 1985.