Universitatea Transilvania din Braov Facultatea de Inginerie Electric i tiina Calculatoarelor Secia de Automatic i Informatic Aplicat

ANALIZA I SINTEZA CIRCUITELOR NUMERICE I

PROIECT

Coordonator: Prof. Dr. Ing. Florin MOLDOVEANU

Student: Daniel Stoica Anul II Grupa 4491

1

CONVERTOR DE COD DE 4 BII PENTRU CONVERSIA CODULUI BINAR NEPONDERAT EXCES-3 N CODUL BINAR ZECIMAL PONDERAT 8421 (LOGIC COMBINAIONAL)

2

CUPRINS

1. Introducere .............................................................................................. pag. 4 2. Tema i enunul proiectului ..................................................................... pag. 5 3. Coduri i convertoare de cod .................................................................. pag. 6 4. Tabel de adevr ....................................................................................... pag. 7 5. Formele canonice conjunctive i disjunctive .......................................... pag. 7 6. Obinerea FMD i FMC prin metoda diagramelor Karnaugh ................. pag. 8 7. Obinerea FMD prin metoda Quine-McCluskey ..................................... pag. 10 8. Implementarea funciilor cu pori logice I-NU (TTL) .......................... pag. 14 9. Implementarea ansamblului funciilor cu pori logice I-NU ................ pag. 17 10. Implementarea cu circuite integrate ........................................................ pag.19

11.21

Multiplexoare (MUX).............................................................................. pag. Implementarea cu multiplexoare (MUX)................................................. pag. Demultiplexoare (DMUX)....................................................................... pag. Implementarea cu demultiplexoare (DMUX).......................................... pag. Implementarea MUX i DMUX cu circuite integrate.............................. pag. Calculul timpilor de propagare intrare-ieire ....................................... Calculul puterilor disipate ....................................................................... pag. Concluzii ................................................................................................. pag.

12.22

13.25

14.26

15.30

16.pag. 34

17.35

18.

36 19. Bibliografie ............................................................................................. pag. 37

3

20.38

Anexe ...................................................................................................... pag.

INTRODUCERE Un circuit logic combinaional este un circuit de comutare combinaional ce se caracterizeaz prin aceea c la un moment dat starea ieirilor circuitului depinde doar de starea intrrilor sale. Legtura dintre starea ieirilor i starea intrrilor este dat i n acest caz de funcia de transfer a circuitului. Suportul fizic utilizat n CLC este destul de variat. Studiul CLC i al celor secveniale se face folosind un model al acestora numit reea de comutare sau schem logic. n reeaua de comutare sau schema logic se face abstracie de caracteristicile constructive ale elementelor ce concep reeaua sau schema logic avndu-se n vedere doar proprietile lor funcionale. Din acest motiv reeaua are un nalt grad de generalitate, permind studiul unor clase largi de circuite logice. Schema bloc general (modelul general) al unui CLC reprezentat printr-o reea de comutare sau schem logic este urmtorul:X1 X2 Xn

Reea de comutare

Z1 Z2 zm

X1, X2, ,Xn setul valorilor de intrare Z1, Z2, , Zm setul valorilor de iesire Relaii generale ntre aceste valori:

4

Z1 = f(X1, ,Xn) . Zm = f(X1, ,Xn)

fi funcii logice Xi variabile logice

Analiza circuitelor logice combinaionale Prin analiza unui CLC se nelege obinerea expresiilor mrimilor de ieire cunoscndu-se setul variabilelor de intrare x 1 , x 2 ,......, x n si configuraia reelei. nelegem numrul i tipul de elemente logice care intr n component ,modul de conectare, punctul n care se aplic variabilele de intrare, numrul de nivele logice etc. Analiza reelelor CLC realizate cu elemente logice de tip inversor (I-NU, SAUNU): numrul maxim de elemente logice aflate ntre intrarea i ieirea reelei determin numrul de nivele logice ale acestuia. Numerotarea lor se face de la ieire ctre intrare. ntr-o reea de comutare realizate cu elemente I-NU respectiv SAU-NU s-a observat c o variabil de intrare apare negat n expresia ieirii n cazul n care a parcurs un numr impar de elemente de inversare si necomplementat dac a parcurs un numr par de astfel de elemente.

5

TEM PROIECT NR. 38 S se proiecteze un convertor de cod de 4 bii, pentru conversia codului binar zecimal neponderat EXCES-3 n cod binar zecimal ponderat BCD 8421 (logic combinational). Proiectul va cuprinde urmtoarele puncte: a. S se exprime funciile logice asociate circuitului combinational cu FCD (forma canonic disjunctiv), FCC (forma canonic conjunctiv), tabel de adevr i diagrame Karnaugh. b. S se obin formele minime disjunctive i conjunctive pentru funciile logice asociate convertorului de cod, (utiliznd combinaiile indiferente) prin metoda diagramelor Karnaugh. De asemenea se vor obine formele minime disjunctive pentru primele dou funcii logice de ieire i prin metoda Quine-McCluskey. c. S se implementeze fiecare funcie logic, independent, numai cu pori logice I-NU (porile logice sunt realizate n tehnologia TTL). d. S se implementeze ansamblul funciilor logice numai cu pori logice I-NU (porile logice sunt realizate n tehnologia TTL). e. S se implementeze ansamblul funciilor logice n urmtoarea variant: primele dou funcii logice de ieire cu pori logice SAU-NU, realizate in tehnologia TTL, iar urmtoarele dou cu pori logice I-NU, realizate n tehnologia CMOS. f. S se implementeze ansamblul funciilor logice cu MUX-uri (multiplexoare) de 8 respectiv 16 ci (circuitele sunt realizate n tehnologia TTL). g. S se implementeze ansamblul funciilor logice cu DMUX-uri (demultiplexoare) de 8 respectiv 16 ci i pori logice I-NU n prima variant, respectiv I n a doua variant (toate circuitele sunt realizate n tehnologia CMOS). h. S se calculeze timpii de propagare intrare-ieire pentru toate schemele logice obinute. i. S se calculeze puterile disipate pentru toate schemele logice obinute. j. S se compare soluiile de implementare obinute. k. Se va face analiza, prin simulare, a tuturor schemelor logice obinute utilizndu-se pachetul de programe OrCAD. Pe schemele logice obinute se vor specifica tipul i gradul de utilizare al fiecrui circuit integrat. Pe schemele logice obtinute se vor specifica tipul si utilizarea fiecarui circuit integrat.

6

CODURI Datorit principiilor de structur i funcionalitate pe baza cruia a fost construit un sistem numeric de calcul sau de comand, acesta nu recunoate dect cifrele binare (biii). Datele vehiculate la nivelul extern al sistemului informatic apar, ns, codificate prin cifre zecimale sau litere ale alfabetului latin. Din acest motiv apare necesitatea folosirii unei noi codificri prin care, fiecrui simbol alfanumeric s i se gseasc exprimarea sub forma unei secvene binare. Aceast codificare acioneaz n procesul transpunerii datelor pe suporii tehnici astfel nct stocarea (memorarea), prelucrarea i transmiterea informaiilor n cadrul sistemului de calcul/comand s se fac sub forma unor iruri de bii, indiferent de forma extern i de semnificaia datelor respective. Codurile n care sunt reprezentate numai numere se numesc coduri numerice, iar cele ce conin, pe lng numere, litere i celelalte simboluri sau semne, se numesc coduri alfanumerice. Avnd n vedere c, ntr-un sistem numeric de calcul se utilizeaz sistemul binar, se vor studia doar o serie de coduri care codific litere sau cifre prin elementele mulimii 0 i 1. Codurile numerice (binar-zecimale BCD - Binary Coded Decimal) asociaz fiecrei cifre zecimale o secven de cifre binare.Codul 8421, deoarece fiecare bit are ponderea numrrii n binar 2 0 , 21 , 2 2 , 2 3 , iar cuvintele de cod reprezint numerele succesive n sistemul binar natural, se mai numete cod binar-zecimal natural (NBCD Natural Binary Coded Decimal). n mod obinuit, acest cod se numete cod BCD. Codul Exces 3 este autocomplementar, i deriv din codul 8421 (BCD) prin adugarea la fiecare cifr a valorii 3 (n binar). Utiliznd acest cod, se poate face distincia ntre lipsa unei informaii nscrise ntr-un registru sau locaie de memorie i nscrierea valorii zero (0000 reprezint lipsa unei informaii iar zero este codificat prin 0011).

(

)

CONVERTORUL DE COD ~generaliti~ Convertoarele de cod sunt circuite logice combinaionale care realizeaz conversia numerelor binare dintr-un cod n alt cod. La baza proiectrii unui convertor de cod se afl tabelul de coresponden dintre cuvintele de cod din/n care se face conversia. Notnd fiecare din poziiile binare a acestor cuvinte cu cte o variabil, tabelul de coresponden se transform ntr-un tabel de adevr. Pentru conversia codului Exces-3 n cod BCD 8421 (logic combinaional) avem nevoie de tabelul de adevr.

TABELUL DE ADEVR

7

Nr. Zec. 3 4 5 6 7 8 9 10 11 12

Exces-3A B C D F1

BCD 8421F2 F3 F4

Nr. Zec. 0 1 2 3 4 5 6 7 8 9

0 0 0 0 0 1 1 1 1 1

0 1 1 1 1 0 0 0 0 1

1 0 0 1 1 0 0 1 1 0

1 0 1 0 1 0 1 0 1 0

0 0 0 0 0 0 0 0 1 1

0 0 0 0 1 1 1 1 0 0

0 0 1 1 0 0 1 1 0 0

0 1 0 1 0 1 0 1 0 1

Combina iile: 0, 1, 2, 13, 14, 15 sunt combina ii indiferente. Pentru a obine din tabelul de adevr FCD (Forma Canonic Disjunctiv) a funciilor, se iau n considerare combinaiile pentru care funcia are valoarea 1. Forma canonic disjunctiv (FCD):FCD F 1 = A B CD + AB C D = P 11 + P 12 =

FCD F 2 = A BCD + A B C D + A B C D + A B C D = P 7 + P 8 + P 9 + P 10 = (7,8,9,10) ; FCD F 3 = A B C D + A BC D + A B C D + A B C D = P 5 + P 6 + P 9 + P 10 = (5,6,9,10) ; FCD F 4 = A B C D + A BC D + A B C D + A B C D + AB C D = P 4 + P 6 + P 8 + P 10 + P 12 = (4,6,8,10,12) ;

(11,12) ;

Forma canonic conjunctiv (FCC)FCC F 1 = P3 + P4 + P5 + P6 + P7 + P8 + P9 + P10 =

ABCD + ABC D + ABC D + ABC D + ABCD + A BC D + ABC D + ABC D = (A+B+ C + D ) (A+ B +C+D)(A+ B +C+ D )(A+ B + C +D)(A+ B + C + D )( A +B+C+D)( A +B+C+ D )( A +B+ C +D); F2FCC = P3 + P4 + P5 + P6 + P11 + P12 = ABCD + ABC D + ABC D + ABC D + A BCD + ABC D =(A+B+ C + D ) ( A + B + C + D )( A + B + C + D)( A + B + C + D)( A + B + C + D )( A + B + C + D);8

F3FCC = P3 + P4 + P7 + P8 + P11 + P12 = ABCD + ABC D + ABCD + A BC D + A BCD + ABC D = ( A + B + C + D)( A + B + C + D)( A + B + C + D)( A + B + C + D)( A + B + C + D)( A + B + C + D) F4FCC = P3 + P5 + P7 + P9 + P11 = A BCD + ABC D + ABCD + A BC D + A BCD = ( A + B + C + D)( A + B + C + D)( A + B + C + D)( A + B + C + D)( A + B + C + D) ;

Pentru obinerea FMD (forma minim disjunctiv) se vor realiza diagramele Karnaugh pentru fiecare dintre cele patru funcii. DIAGRAMA KARNAUGH Aceast metod este folosit pentru funcii booleene cu numr relativ mic de variabile. n general, o diagram Karnaugh pentru o funcie de n variabile este desenat sub forma unui ptrat sau dreptunghi mprit n 2n compartimente, fiecare compartiment fiind rezervat unui termen canonic al funciei. Diagramele sunt astfel organizate nct dou compartimente vecine pe o linie sau coloan corespund la doi termeni canonici care difer printr-o singur variabil care apare ntr-unul direct i n cellalt negat. Se consider vecine i compartimentele aflate la capetele opuse ale unei linii sau coloane.D F1FM = A +A D B C

F2FMD = BC + B D + BCD

9

F3FMD = C D + C D Diagramele Karnaugh pentru obinerea FMC

F4FMD = D

F1FMC = A + B D + C D = A( B + D)(C + D)

F2FMC = A D + BC + BCD = ( A + D)( B + C )( B + C + D

10

F3FMC = C D + CD = (C + D)(C + D)

F4FMC = D

Obinerea formelor minime disjunctive ale primelor dou funcii logice de ieire folosind metoda Quine-McCluskey. F1FCD = A BCD + ABC D = P11 + P12 ETAPA 1: P 0 1 2 11 12 13 14 15 Primul ciclu de comparare: Grupa 0 1 2 3 4 Indicii termenilor 0* 1* 2* 12 11 13 * 14 * 15 *11

A 0 0 0 1 1 1 1 1

B 0 0 0 0 1 1 1 1

C 0 0 1 1 0 0 1 1

D 0 1 0 1 0 1 0 1

A 0 0 0 1 1 1 1 1

B 0 0 0 1 0 1 1 1

C 0 0 1 0 1 0 1 1

D 0 1 0 0 1 1 0 1

Al doilea ciclu de comparare: Grupa 2 3 ETAPA 2: A doua etap este necesar pentru c nimeni nu ne garanteaz la sfarsitul primei etape c forma minim obinut este i ultima sau se mai poate minimiza. Trebuie s se aleag ntre implicanii primi obinui la sfritul primei etape doar cei care acopera sau includ toi termenii canonici ai funciei date. Tabelul acoperirilor: I.P.E I.P T.C 11 12 A BCD ABC D * * ABC AB D ACD * Indicii termenilor 12, 13 12, 14 11, 15 A 1 1 1 B 1 1 C 0 1 D 0 1

Forma minim obinut este: F1FMD = ACD + ABC = ACD + AB F2FCD = ABCD + A BC D + A BC D + A BC D = P7 + P8 + P9 + P10 ETAPA 1: P 0 1 2 7 8 9 10 13 14 15 Primul ciclu de comparare: A 0 0 0 0 1 1 1 1 1 1 B 0 0 0 1 0 0 0 1 1 1 C 0 0 1 1 0 0 1 0 1 1 D 0 1 0 1 0 1 0 1 0 1

12

Grupa 0 1 2 3 4

Indicii termenilor 0* 1* 2* 8 9 10 7 13 * 14 * 15 *

A 0 0 0 1 1 1 0 1 1 1

B 0 0 0 0 0 0 1 1 1 1

C 0 0 1 0 0 1 1 0 1 1

D 0 1 0 0 1 0 1 1 0 1

Al doilea ciclu de comparare: Grupa 0 1 2 3 Indicii termenilor 0 *, 8 1 *, 9 2 *, 10 8, 9 8, 10 9, 13 * 10, 14 * 7, 15 * A 1 1 1 1 B 0 0 0 0 0 1 C 0 0 1 0 0 1 1 D 0 1 0 0 1 0 1 Nu s-au comparat

Al treilea ciclu de comparare: Grupa 0 Indicii termenilor 0 *, 8, 1 *, 9 0 *, 8, 2 *, 10 A B 0 0 C 0 D 0

ETAPA 2:13

Tabelul acoperirilor: I.P T.C ABCD A BC D A BC D A BC D * * * * * * * * * * BC BD A BC AB D AC D AC D I.P.E BCD *

F2FMD = BCD + BC + B D

IMPLEMENTAREA FUNCIILOR CU POR I LOGICE I-NU REALIZATE N TEHNOLOGIA TTL

14

Implementarea funciei F1 cu pori logice I-NU n tehnologia TTL. Scoatem n eviden operaia I-NU:

F1FMD = AB + ACD F1FMD = AB + ACD = AB ACD

1x74LS00(-2) 1x74LS10(-2) Implementarea funciei F2 cu pori logice I-NU n tehnologia TTL

F2FMD = BC + B D + BCD F2FMD = BC + B D + BCD = BC B D BCD

15

1x74LS00(-) 1x74LS10(-) Implementarea funciei F3 cu pori logice I-NU n tehnologia TTL F3FMD = C D + C D F3FMD = C D + C D = C D C D

2x74LS00(-3)

16

Implementarea funciei F4 cu pori logice I-NU n tehnologia TTL F4FMD = D

1x74LS00(-3)

17

IMPLEMENTAREA ANSAMBLULUI FUNC IILOR LOGICE CU POR I LOGICE I-NU REALIZATE N TEHNOLOGIA TTL F1FMD = AB ACD F2FMD = BC B D BCD F3FMD = C D C D F4FMD = D

3x74LS00(-1) 1x74LS10(-)

18

IMPLEMENTAREA ANSAMBLULUI FUNCIILOR LOGICE CU POR I LOGICE 1.Primele dou func ii logice de ie ire cu por i logocie SAU-NU TTL 2.Urmatoarele dou func ii logice de ie ire cu por i logice I-NU CMOS

F1FMD = AB + ACD = ( A + B )( A + C + D) = ( A + B ) + ( A + C + D) F2FMD = BC + B D + BCD = ( B + C ) + ( B + D) + ( B + C + D) F3FMD = C D C D F4FMD = D I-NU (CMOS) SAU-NU(TTL)

19

Pentru implementarea anterioar a ansamblului funciilor logice s-au folosit urmtoarele circuite integrate: 3xSN7402N(-2) 1xSN7427N(-)

IMPLEMENTAREA CU CIRCUITE INTEGRATE

Pentru funcia F3FMD = C D + C D = C D + C D = C D C D

20

Pentru ansamblul funciilor:

21

MULTIPLEXOARE

Un circuit de multiplexare este un circuit logic combinaional care, n cazul general, are 2n intrri de date (I2n-1 I2 I1 I0), n intrri de selecie (S0 S1 Sn+1) i o ieire (Z). Multiplexoarele genereaz termenii canonici n interior, iar posibilitatea utilizrii multiplexoarelor MUX 2n:1 pentru implementarea funciilor logice de n variabile sub forma FCD decurge din faptul c prin structura sa se obin toi termenii canonici de n variabile (nivelul logic I) ct i suma logic complex ntre aceti termeni (nivelul logic SAU). De asemenea, spre deosebire de metodele clasice de implementare cu pori logice, la care n prealabil funcia sau funciile logice sunt aduse la formele minime, n cazul implementrii cu multiplexoare, se pornete de la FCD. Multiplexoarele adun termenii canonici pe care i genereaz n interior, avnd intrri de validare ce permit numai transmiterea acelora ce intervin n expresia funciei.Schema bloc:

Prin structura sa, un MUX realizeaz atat nivelul logic I ct i nivelul logic SAU, cu alte cuvinte un MUX genereaz termeni canonici n interior (pe nivelul logic I) i i i aduna (pe nivelul logic SAU). Din aceast cauz este nevoie de cte un MUX pntru fiecare funcie.

22

IMPLEMENTAREA CU MUX DE 8 CI RESPECTIV 16 CI (TTL) De 8 ci cu poart I: F2FCD = ABCD + A BC D + A BC D + A BC D = P7 + P8 + P9 + P10 = (7,8,9,10);

1x74HC32(-3)

23

De 8 ci cu o variabil aplicat pe intrrile de date:

F2FCD = ABCD + A BC D + A BC D + A BC D = P7 + P8 + P9 + P10 = (7,8,9,10);

Intrari A B C 0 0 0 0 0 0 0 0 1 0 0 1 0 1 0 0 1 0 0 1 1 0 1 1 1 0 0 1 0 0 1 0 1 1 0 1 1 1 0 1 1 0 1 1 1 1 1 1

D 0 1 0 1 0 1 0 1 0 1 0 1 0 1 0 1

Funcia F2 * * * 0 0 0 0 1 1 1 1 0 0 * * *

Pentru ABC = 000 => F2 = * D => D0 = * = 0; Pentru ABC = 001 => F2 = 0 (pentru D=1) => D1 = D ; Pentru ABC = 010 => F2 = 0 D => D2 = 0; Pentru ABC = 011 => F2 = 0 (pentru D=0) => D3 = D; Pentru ABC = 100 => F2 = 1 D => D4 = 1; Pentru ABC = 101 => F2 = 1 (pentru D=0) => D5 = D ; Pentru ABC = 110 => F2 = 0 (pentru D=0) => D6 = D; Pentru ABC = 111 => F2 = * D => D7 = * = 0;

24

De 16 ci:

25

DEMULTIPLEXOARE Demultiplexoarele sunt circuite combinationale care, in cazul general au o intrare de date I, n intrari de selectii S0, S1, , Sn-1 si 2iesiri Z0, Z1, , Z2. Schema bloc:

Pentru implementarea funciilor cu DMUX, variabilele funciei se vor lega pe intrrile de selecie n raport cu ponderile acestora. Pentru realizarea nivelului logic SAU se pot folosi pori: 1. I-NU - n acest caz se leag la intrarile porilor I-NU ieirile DMUX-ului corespunztoare termenilor canonici prezentai n expresia funciei de implementat. 2. I - n acest caz se leag la intrarile porilor I ieirile DMUX corespunztoare termenilor canonici care nu apar n expresia funciei (se vor considera funciile negate). n cazul n care funcia are, n caz general, n variabile i se impune s se implementeze un DMUX 1:2 se va separa variabila cu ponderea cea mai mare, iar cele n-1 variabile de stare se vor aplica pe intrrile DMUX n raport cu ponderile lor. Deoarece la ieirile acestor circuite se obin termeni canonici de n-1 variabile, iar n forma n care a fost funcia de implementat sunt termeni canonici de n variabile, este necesar s se adauge i variabila lips. Acest lucru se realizeaz prin intermediul unei reele cu pori logice.

IMPLEMENTAREA CU DMUX DE 8 CI RESPECTIV 16 CI (CMOS)

26

De 8 ci i pori I-NU:

F2FCD = ABCD + A BC D + A BC D + A BC D = P7 + P8 + P9 + P10 = (7,8,9,10);

1x74LS20(-1)

De 16 ci cu poart I-NU:

27

F2FCD = ABCD + A BC D + A BC D + A BC D = P7 + P8 + P9 + P10 = (7,8,9,10);

De 16 ci cu pori I:

28

F2FCD = ABCD + A BC D + A BC D + A BC D = P7 + P8 + P9 + P10 = (7,8,9,10); F2FCD = P3 + P4 + P5 + P6 + P11 + P12 = (3,4,5,6,11,12);

1x74ALS11AM(-1) 1x74ALS09N(-3) De 8 ci cu reea de pori:29

A 0 0 0 0 0 1 1 1 1 1

Intrri B C 0 1 1 0 1 0 1 1 1 1 0 0 0 0 0 1 0 1 1 0

D 1 0 1 0 1 0 1 0 1 0

Funcia F1 0 0 0 0 0 0 0 0 1 1

P3 = BCD P4 = BC D

F1FCD = A BCD + ABC D = A( BCD) + A( BC D) = A P3 A P4 = ( A + P3 )( A + P4 ) = = A A P4 A P3 ;

1x74LS00(-1) 1x74LS10(-2)

30

IMPLEMENTAREA CU CIRCUITE INTERGRATE

1. MUX de 8 ci cu poart I:

31

2. DMUX de 8 ci cu poart I-NU:

32

3. DMUX de 16 ci cu poart I-NU:

33

4. DMUX de 16 ci cu pori I:

34

C.I. 74LS00 74LS10 74LS20 74HC32 74HC04 74151 74150 74155 74154 74LS08 74HC30

Tehnologie TTL TTL TTL CMOS CMOS CMOS TTL CMOS CMOS TTL TTL

[ns] 11 11 12 10 12 17 23 13 24 11 15

[ns] 7 7 8 8 8 19 22 18 22 20 20

[ns] 9 9 10 9 10 18 22.5 10 23 15.5 17.5

[mA] 4 3 2 -4 -4 -6

[mA] 12 9 6 4 4 6

[mW] 40 30 20 0 0 145 200 125 170 73.75

17.5 3.6

12 4.6

CALCULUL TIMPILOR DE PROPAGARE INTRARE-IEIREa)

Pentru funcia F2 cu pori I-NU: t.p = t.p74LS00 + t.p74LS10 t.p = 9 + 9 t.p = 18 ns

b) Pentru ansamblul funciilor cu pori I-NU: t.p = 3 x t.p74LS00 + t.p74LS10 = t.p = 27+9 t.p = 36 nsc)

Pentru funcia F2 cu MUX de 8 ci: t.p = 2 x t.p74151 + t.p74HC32 + t.pinv t.p = 2 x 18 + 9 + 10 t.p = 55 ns Pentru funcia F2 cu DMUX de 8 ci cu pori I-NU: t.p = 2 x t.p74155 + t.p74LS20 t.p = 2 x 10 + 10 t.p = 30 ns Pentru funcia F2 cu DMUX de 16 ci cu pori I: t.p = t.p74154 + t.p74LS20 = t.p = 23 + 10 t.p = 33 ns

d)

e)

35

CALCULUL PUTERILOR DISIPATE Pentru funcia F2 cu pori I: Pd = Pd74LS00 + Pd74LS10 Pd = 30 + 40 Pd = 70 nW b) Pentru ansamblul funciilor implementat cu pori I-NU: Pd = 3 x Pd74LS00 + Pd74LS10 = Pd = 3 x 40 + 30 Pd = 150 nW c) Pentru funcia F2 cu DMUX de 8 ci si pori I-NU: Pd = 2 x Pd74155 + Pd74LS20 Pd = 2 x 125 + 20 Pd = 270 nW d) Pentru funcia F2 cu DMUX de 16 ci cu pori I-NU: Pd = Pd74154 + Pd74ALS11 + Pd74ALS09 Pd = 170 + 45 + 55 Pd = 270 nWa)

36

CONCLUZII

Implementarile pot fi comparate din mai multe puncte de vedere. Din punctul de vedere al complexitii implementrii schemei logice cea mai puin complex este schema cu un MUX de 16 ci i probabil i cea mai ieftin.Cea mai avantajoas solutie de implementare reiese a fi cea cu DMUX-ul cu 16 ci, puterea disipat fiind mic n comparaie cu a celorlalte scheme de implementare. La capitolul timp de propagare, schema cu MUX-uri de 16 ci este cea mai rapid.

37

BIBLIOGRAFIE 1. Circuite logice i comenzi secveniale Prof. Dr. Ing. Florin MOLDOVEANU 2. www.ti.com 3. www.alldatasheet.com 4. www.wikipedia.com

38

ANEXE

39